第1章 Verilog HDL的基本知識

西安郵電大學微電子系第一章VerilogHDL概述

集成電路的過去、現(xiàn)在和未來行業(yè)回顧

－1904年，弗萊明發(fā)明了第一只電子二極管（真空二極管）標志著世界從此進入了電子時代。－1907年，德福雷斯特向美國專利局申報了真空三極管的發(fā)明專利，使得電子管才成為實用的器件。－1947年12月，Bell實驗室肖克利發(fā)明第一只晶體管（點接觸三極管），標志了晶體管時代的開始。－1958年，TI基爾比研制成功第一塊數(shù)字IC，宣布電子工業(yè)進入了集成電路時代。四十二年后獲諾貝爾物理學獎。70年代初:SSI(SmallScaleIntegration),僅包含幾個邏輯門，（1到10個門不等），實現(xiàn)一些基本的“與非”或“或非”邏輯。幾年后,MSI(MediumScaleIntegration),做成常用功能塊,計數(shù)器,譯碼器等。80年代開始進入LSI(LargeScaleIntegration),較強的集成功能,開始出現(xiàn)16位處理器,MotoralM68000(7萬個晶體管),Intel80286(12.5萬個晶體管),80386(27.5萬個晶體管)等。90年代:VLSI(VeryLargeScaleIntegration),具有電路與系統(tǒng)的單片集成功能。32位處理器,80486,超過100萬個晶體管;98年PentiumIII1000萬個晶體管。ULSI(UltraLSI),GLSI(GiantLSI)，SOC/SOPC系統(tǒng):IntelPrescott系列處理器(正式為Pentium4E),內部集成一億兩千五百萬個晶體管；2GHz的Pentium-M移動芯片。1.1硬件描述語言HDL1、硬件描述語言(HDL)是一種用來描述數(shù)字電路結構、功能和設計數(shù)字邏輯系統(tǒng)的語言。數(shù)字邏輯電路設計者利用這種語言來描述自己的設計思想，然后利用電子設計自動化(在下面簡稱為EDA)工具進行仿真，再自動綜合到門級電路，再用集成電路或FPGA等實現(xiàn)其功能。2、這種稱之為高層次設計(High-Level-Design)的方法已被廣泛采用。據(jù)統(tǒng)計，在美國硅谷目前約有90％以上的ASIC和FPGA已采用硬件描述語言方法進行設計3、VHDL和VerilogHDL語言先后成為IEEE標準。1.2VerilogHDL的歷史1.什么是VerilogHDL

VerilogHDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設計。用它來進行各種級別的邏輯設計，可以用它進行數(shù)字邏輯系統(tǒng)的仿真驗證、時序分析、邏輯綜合。它是目前應用最廣泛的一種硬件描述語言。幾乎所有著名大學的電子和計算機工程系都講授Verilog有關的課程。

2.VerilogHDL的產(chǎn)生及發(fā)展

1983年，VerilogHDL是由GDA(GateWayDesignAutomation)公司的PhilMoorby首創(chuàng)的；1984-1985年，Moorby設計出了第一個關于Verilog-XL的仿真器；1986年，他對VerilogHDL的發(fā)展又作出了另一個巨大貢獻：即提出了用于快速門級仿真的XL算法；1989年，隨著Verilog-XL算法的成功，VerilogHDL語言得到迅速發(fā)展；Cadence公司(CadenceDesignSystem)收購了GDA公司，VerilogHDL語言成為Cadence公司的私有財產(chǎn)。1990年，Cadence公司決定公開VerilogHDL語言，于是成立了OVI(OpenVerilogInternational)組織來負責VerilogHDL語言的發(fā)展?；赩erilogHDL的優(yōu)越性，IEEE于1995年制定了VerilogHDL的IEEE標準，即VerilogHDL1364-1995。1.3VerilogHDL和VHDL的比較其共同的特點：能形式化地抽象表示電路的結構和行為、支持邏輯設計中各層次與領域的描述、可借用高級語言的精巧結構來簡化電路的描述、具有電路仿真與驗證機制以保證設計的正確性、支持電路描述由高層到低層的綜合轉換、硬件描述與實現(xiàn)工藝無關（有關工藝參數(shù)可通過語言提供的屬性包括進去）、便于文檔管理、易于理解和設計重用。各自的特點：由于VerilogHDL擁有更廣泛的設計群體，所以成熟的資源也遠比VHDL豐富。最大優(yōu)點是：是一種非常容易掌握的硬件描述語言，只要有C語言的編程基礎，通過二十學時的學習，再加上一段實際操作，一般同學可在二至三個月內掌握這種設計技術。而掌握VHDL設計技術就比較困難。這是因為VHDL不很直觀，需要有Ada編程基礎，一般認為至少需要半年以上的專業(yè)培訓，才能掌握VHDL的基本設計技術。目前版本的VerilogHDL和VHDL在行為級抽象建模的覆蓋范圍方面也有所不同。一般認為VerilogHDL在系統(tǒng)級抽象方面比VHDL略差一些，而在門級開關電路描述方面比VHDL強得多。

VHDL

VITAL

系統(tǒng)級

算法級

寄存器傳輸級

邏輯門級

開關電路級

行為級的抽象

VerilogHDL與VHDL建模能力的比較

Verilog用EDA設計數(shù)字系統(tǒng)的流程

HDL

設計文件

HDL

功能仿真

HDL綜合

優(yōu)化、布局布線

布線后門級仿真

電路功能仿真

電路圖設計文件

電路制造工藝文件或FPGA碼流文件

有問題

沒問題有問題

沒問題

有問題

沒問題

與實現(xiàn)邏輯的物理器件有關的工藝技術文件確定實現(xiàn)電路的具體庫名簡單的VerilogHDL模塊例[1.3]：modulemux2(out,a,b,sl);inputa,b,sl;outputout;

notu1（ns1，sl）；andu2（sela，a，nsl）；andu3（selb，b，sl）；oru4（out，sela，selb）；endmodule例中not、and、or是verilog內建邏輯門器件。程序通過調用實例元件來實現(xiàn)其功能。邏輯功能的門級結構描述abslselbselanslVerilogHDL簡單模塊小結通過上面的例子可以看到:VerilogHDL程序是由模塊構成的，模塊是可以進行層次嵌套。每個模塊要進行端口定義,并說明輸入輸出口,然后對模塊的功能進行邏輯描述。邏輯描述方法有：門級結構描述、數(shù)據(jù)流描述、行為描述。VerilogHDL程序的書寫格式自由,一行可以寫幾個語句,一個語句也可以分寫多行。除了endmodule語句外,每個語句和數(shù)據(jù)定義的最后必須有分號?？梢杂?*.....*/和//...對VerilogHDL程序的任何部分作注釋。一個好的,有使用價值的源程序都應當加上必要的注釋,以增強程序的可讀性和可維護性。模塊的結構Verilog的基本設計單元是“模塊”(