第三章邏輯門電路二

第三章邏輯門電路2024/4/2123.5TTL門電路參數(shù)2024/4/213電壓傳輸特性曲線：vo=f（vi）ABCDE（1）電壓傳輸特性2024/4/214（1）輸出高電平電壓VOH——在正邏輯體制中代表邏輯“1”的輸出電壓。VOH的理論值為3.6V，一般規(guī)定輸出高電壓的最小值VOH（min）=2.4V。（2）輸出低電平電壓VOL——在正邏輯體制中代表邏輯“0”的輸出電壓。VOL的理論值為0.3V，一般規(guī)定輸出低電壓的最大值VOL（max）=0.4V。(2)輸入和輸出的高、低電平2024/4/215（2）輸入和輸出的高、低電平（3）輸入低電平電壓VIL——反相器中是指輸出電壓下降到VOH（min）時(shí)對應(yīng)的輸入電壓。即輸入為邏輯“0”的值，如VIL

=0.3V。一般規(guī)定VIL（max）=0.8V。（4）輸入高電平電壓VIH——反相器中是指輸出電壓下降到VOL（max）時(shí)對應(yīng)的輸入電壓。即輸入為邏輯“1”的值，如VIH

=3.6V。一般規(guī)定VIH（min）=2V。2024/4/216（2）輸入和輸出的高、低電平（5）閾值電壓Vth——電壓傳輸特性的過渡區(qū)所對應(yīng)的輸入電壓，即決定電路截止和導(dǎo)通的分界線，也是決定輸出高、低電壓的分界線。 轉(zhuǎn)折區(qū)中點(diǎn)對應(yīng)的輸入電壓稱為閾值電壓或門檻電壓2024/4/217（3）直流噪聲容限低電平噪聲容限

VNL＝VIL(max)-VOL（max）＝0.8V-0.4V＝0.4V高電平噪聲容限

VNH＝VOH（min）-VIH(min)＝2.4V-2.0V＝0.4VTTL門電路的輸出高低電平不是一個(gè)值，而是一個(gè)范圍。同樣，它的輸入高低電平也有一個(gè)范圍，在保證輸出高、低電平基本不變的條件下，輸入電平的允許波動范圍稱為輸入端噪聲容限。2024/4/218（4）交流噪聲容限必須有足夠的變化幅度和作用時(shí)間（能量累積）才能使輸出狀態(tài)改變?nèi)龢O管的存儲效應(yīng)導(dǎo)致的開關(guān)時(shí)間分布電容的充放電過程門電路對窄脈沖的噪聲容限——交流噪聲容限高于直流噪聲容限2024/4/219(5)扇入(fanin)與扇出(fanout)數(shù)扇入系數(shù)：電路的輸入端個(gè)數(shù)扇出系數(shù)：數(shù)字電路輸出驅(qū)動同類門電路的能力2024/4/2110一般規(guī)定IIL＜1.6mA輸入低電平電流IIL——是指當(dāng)門電路的輸入端接低電平時(shí)，從門電路輸入端流入的電流，也稱灌電流扇入與扇出數(shù)——灌電流2024/4/2111扇入與扇出數(shù)——拉電流輸入高電平電流IIH——是指當(dāng)門電路的輸入端接高電平時(shí)，流入輸入端的電流，也稱拉電流，主要原因:倒置放大效應(yīng)：IIH=βiIB1

βi為倒置放大的電流放大系數(shù)IIH的數(shù)值比較小，一般規(guī)定：IIH＜40μA2024/4/2112

當(dāng)負(fù)載門的個(gè)數(shù)增加，灌電流增大，會使T3過度飽和，輸出低電平升高。因此，把允許灌入輸出端的電流定義為輸出低電平電流IOL，一般規(guī)定IOL=8mA。由此可得出:NOL稱為輸出低電平時(shí)的扇出系數(shù)。扇出能力——灌電流工作當(dāng)驅(qū)動門輸出低電平時(shí)，電流從負(fù)載門灌入驅(qū)動門2024/4/2113

NOH稱為輸出高電平時(shí)的扇出系數(shù)。一般規(guī)定:IOH=0.4mA。由此可得出：

拉電流增大時(shí)，RC4上的壓降增大，T4進(jìn)入飽和狀態(tài)，失去射極跟隨功能，會使輸出高電平隨IOH增大而降低。因此，把允許拉出輸出端的電流定義為輸出高電平電流IOH。一般NOL≠NOH，常取兩者中的較小值作為門電路的扇出系數(shù)，用NO表示。扇出能力——拉電流工作當(dāng)驅(qū)動門輸出高電平時(shí)，電流從驅(qū)動門拉出，流至負(fù)載門的輸入端。2024/4/2114（6）傳輸延遲時(shí)間輸出電壓波形比輸入信號滯后，波形的上升沿和下降沿也將變壞二極管和三極管的狀態(tài)轉(zhuǎn)換需要時(shí)間寄生電容的存在把輸出波形電壓由低電平跳變?yōu)楦唠娖綍r(shí)的傳輸延遲時(shí)間記做tPLH把輸出波形電壓由高電平跳變?yōu)榈碗娖綍r(shí)的傳輸延遲時(shí)間記做tPHLtPLH和tPHL都可以通過實(shí)驗(yàn)方法測定2024/4/2115（7）功耗靜態(tài)功耗：電路沒有狀態(tài)轉(zhuǎn)換時(shí)的功耗空載導(dǎo)通（輸出為低電平）功耗PON空載截止（輸出為高電平）功耗POFF一般PON>POFF動態(tài)功耗狀態(tài)轉(zhuǎn)換的瞬間，尤其是輸出由低向高轉(zhuǎn)換時(shí)，T4和T3的交替并不完全理想，T4可能會在T3尚未完全截止前導(dǎo)通（why？），從而出現(xiàn)尖峰電流電路中容性負(fù)載的存在，由于電容的充放電過程將增加電路的功耗2024/4/2116容性負(fù)載引起的動態(tài)功耗2024/4/2117電容的動態(tài)功耗(電容消耗部分)WC電容的儲能，C=電容容量，V=電容兩端電壓，最終約等于VCCA對于交變的方波，則有教材P103

公式

2024/4/2118電容的動態(tài)功耗（整體功耗）功耗還應(yīng)包括R和T4及二極管上的消耗所以整體功耗應(yīng)該為：由此可以看到，充電過程中其它部分消耗的功率與電容上存儲的功率為1:1A2024/4/2119（8）延時(shí)-功耗積理想的數(shù)字電路，要求它最好延時(shí)很小同時(shí)功耗也很小，但實(shí)際上這兩者往往呈反比關(guān)系。延時(shí)-功耗積定義了一種綜合性指標(biāo)DPPD為門電路的功耗2024/4/21203.6TTL電路的拓展2024/4/2121在工程實(shí)踐中，有時(shí)需要將不定個(gè)數(shù)門的輸出端并聯(lián)使用，以實(shí)現(xiàn)某種邏輯，比如與邏輯，稱為線與。當(dāng)輸入端個(gè)數(shù)不確定的情況下，無法事先安排具有合適個(gè)數(shù)輸入端的與門。線與顧名思義，就是通過直接連線的方式實(shí)現(xiàn)邏輯與。2024/4/2122普通的TTL門電路進(jìn)行線與可能會導(dǎo)致大電流產(chǎn)生，從而造成電路損壞2024/4/2123另外，普通的TTL電路輸出的高電平電壓值固定，無法滿足對輸出不同高低電平的特殊需要。為此，專門設(shè)計(jì)了一種可以進(jìn)行線與的門電路——集電極開路門（OC）。2024/4/2124OC（OpenCollect）

集電極開路門電路2024/4/2125集電極開路門2024/4/2126OC門的應(yīng)用（1）線與“線與”2024/4/2127OC門的應(yīng)用（2）電平轉(zhuǎn)化通過改變上拉電壓改變輸出電平，如下圖：輸出的低電平仍然為0.3V輸出高電平變?yōu)?0V2024/4/2128

輸出低電平最差情況時(shí)，一個(gè)TTL門電路輸出為低，其它為高，所有灌入電流進(jìn)入一個(gè)TTL門電路。此時(shí)必須保證IOL<IOLmax，即：保證輸出電壓小于VOL（max）。RP不能太小。

外接上拉電阻RP的選擇電容的影響負(fù)載電容和離散電容的存在，RP過大會使RC時(shí)間常數(shù)增大，開關(guān)速度變慢。所以，在可能的情況下希望選取較小的RP。

兩者矛盾

輸出高電平最差情況時(shí)，所有TTL門電路輸出為高，所有拉電流流經(jīng)RP，使RP壓降太大，有可能不能保證輸出電壓高于VOH（min）。所以，RP不能太大。2024/4/2129當(dāng)輸出低電平時(shí)：

由：得：RP不能太小。RP為最小值時(shí)要保證輸出電壓為VOL（max）。OC門進(jìn)行線與時(shí)，外接上拉電阻RP的選擇（P97）2024/4/2130當(dāng)輸出高電平時(shí)：

RP不能太大，RP為最大值時(shí)要保證輸出電壓為VOH（min）

RP太大也會因分布電容的存在而影響OC門的開關(guān)速度得：VCC-VOH（min）=IIHRP（max）

由：OC門進(jìn)行線與時(shí)，外接上拉電阻RP的選擇所以：RP（min）＜RP＜RP（max）m`=輸入端的個(gè)數(shù)2024/4/2131負(fù)載門數(shù)v.s.負(fù)載輸入端數(shù)2024/4/2132OC門總結(jié)OC門是普通TTL邏輯的集電極開路結(jié)構(gòu)OC門必須選擇合適的上拉電阻OC門提供了簡單的方法使得多個(gè)TTL輸出可以接在一起OC門可以改變TTL輸出的邏輯“1”的電平值2024/4/2133三態(tài)門（Tri-stateLogicTSL）什么叫三態(tài)門：一個(gè)電路的輸出不僅有高電平和低電平，而且還有高阻狀態(tài)與外界隔離開。高阻態(tài)是指電路看起來像一個(gè)阻值非常高的電阻，既不向外輸出電流也不從外界吸收電流，對外界幾乎不產(chǎn)生影響。OC門如果沒有上拉電阻，當(dāng)它輸出高電平時(shí)就相當(dāng)于處在高阻態(tài)。但是OC門必須有上拉電阻存在，而且上拉電阻還不能太小，否則負(fù)載能力太差，所以不能簡單的當(dāng)三態(tài)門使用。2024/4/2134三態(tài)門工作原理CS（ChipSelect）=1時(shí)T5倒置放大狀態(tài)T6飽和、T7截止其余與一般與非門相同CS=0時(shí)T5飽和、T6截止、T7飽和T4截止T2和T3截止驅(qū)動輸出L的T3與T4均截止，相當(dāng)于斷開，既非高電平亦非低電平：三態(tài)●2024/4/2135三態(tài)門在計(jì)算機(jī)總線結(jié)構(gòu)中有著廣泛的應(yīng)用（a）組成單向總線——實(shí)現(xiàn)信號的分時(shí)單向傳送。（b）組成雙向總線，實(shí)現(xiàn)信號的分時(shí)雙向傳送。三態(tài)門的應(yīng)用2024/4/2136數(shù)字邏輯值的幾種常用標(biāo)記符號H= 邏輯1L= 邏輯0

X= 任意值，隨便1或0Z= 高阻2024/4/2137肖特基勢壘二極管（SBD）金屬材料可選鋁、金、鉬、鎳和鈦等，半導(dǎo)體常為硅（Si）或砷化鎵（GaAs）電子比空穴遷移率大，為獲得良好的頻率特性，故選用N型半導(dǎo)體材料為基片在金屬內(nèi)部和半導(dǎo)體導(dǎo)帶相對應(yīng)的分能級，電子密度小于半導(dǎo)體導(dǎo)帶的電子密度擴(kuò)散電流與漂移電流達(dá)到動態(tài)平衡，在金屬與半導(dǎo)體之間形成一個(gè)接觸勢壘，即肖特基勢壘主要優(yōu)點(diǎn)：由于肖特基勢壘高度低于PN結(jié)勢壘高度，故其正向?qū)ㄩT限電壓和正向壓降都比PN結(jié)二極管低（壓降在0.2-0.5V左右，典型值0.3V）由于SBD是一種多數(shù)載流子導(dǎo)電器件，不存在少數(shù)載流子積累引起的反向恢復(fù)問題。SBD的反向恢復(fù)時(shí)間只是肖特基勢壘電容的充、放電時(shí)間，完全不同于PN結(jié)二極管的反向恢復(fù)時(shí)間，開關(guān)速度非常快，開關(guān)損耗也特別小2024/4/2138改進(jìn)型TTL門電路——抗飽和TTL電路肖特基勢壘二極管（SBD）：金屬和半導(dǎo)體接觸組成單向?qū)щ娦詫?dǎo)通閾值比較低，約為0.2～0.5V導(dǎo)電機(jī)制是多數(shù)載流子，電荷存儲效應(yīng)小，開關(guān)速度快抗飽和三極管：BJT的基極和集電極并聯(lián)SBD，制造工藝和普通TTL相容，無需增加工藝步驟SBD先于集電結(jié)導(dǎo)通，鉗制集電結(jié)正向壓降為0.4V左右分流BJT基極電流，減少飽和程度2024/4/2139肖特基TTL電路74S系列的幾點(diǎn)改進(jìn)：采用抗飽和三極管電阻值減小一半左右輸出級采用了達(dá)林頓復(fù)合管結(jié)構(gòu)輸入端加了保護(hù)二極管將Re2用“有源下拉電路”代替肖特基TTL電路的缺點(diǎn)：減小電阻功耗加大T3導(dǎo)通時(shí)脫離深度飽和狀態(tài)，導(dǎo)致輸出低電平略升高到0.4-0.5V左右+VV12312312313123123e5Tc4CCoTR34c2RT512CATBTRb1RT6Rb6c6R2024/4/2140TTL集成邏輯門電路系列簡介74系列——為TTL集成電路的早期產(chǎn)品，屬中速TTL器件74L系列——為低功耗TTL系列，LowPowerTTL，簡稱LTTL系列74H系列——為高速TTL系列，HighSpeedTTL，簡稱：HTTL系列74S系列——為肖特基TTL系列，進(jìn)一步提高了速度，Schot