第10章 組合邏輯電路

第10章組合邏輯電路§10.1組合邏輯電路概述§10.2常用中規(guī)模集成組合邏輯電路一編碼器二譯碼器三加法器四數(shù)值比較器五數(shù)據(jù)選擇器§10.3組合邏輯電路中的競爭與冒險產(chǎn)生的原因如何消除X1X2XnF1F2Fm輸入輸出組合邏輯電路1.功能特點：多輸入、多輸出電路各輸出函數(shù)僅由輸入確定，彼此相互獨立10.1組合邏輯電路概述10.1.1組合邏輯電路的特點電路的輸出只與電路當前的輸入有關，即無記憶性2.結構特點：（2）不存在輸出與輸入之間的反饋（1）不包括記憶（存儲）元件組合邏輯電路的分類小規(guī)模集成電路(SSI)中規(guī)模集成電路(MSI)大規(guī)模集成電路(LSI)超大規(guī)模集成電路(VLSI)規(guī)模種類TTLCMOSSSIMSILSIVLSI12門／片以下100元件／片以下13—99門／片100—1000門／片1000門以上100—1000元件／片1000—10000元件／片10000元件／片以上集成電路的劃分組合邏輯電路按集成度的大小可分為：邏輯門電路典型組合邏輯與時序邏輯電路可編程器件專用系統(tǒng)分析要求：已知電路結構（輸入輸出邏輯關系）分析步驟：由邏輯圖得出邏輯函數(shù)表達式，并化簡；列真值表；分析邏輯功能。（邏輯圖）求電路的功能10.1.2組合邏輯電路的分析分析下圖所示電路的邏輯功能。ABF1F2F3F&&&&解：由電路的輸入開始，逐級寫出輸出函數(shù)“異或”邏輯

可用來判斷兩信號是否一致。例1例2：分析如圖所示電路的邏輯功能。&&&&≥1ABCF1F2F3F4F解：寫出輸出函數(shù)式列真值表當A、B、C全為0或1時，F(xiàn)為1，否則F為0。“判一致電路”ABCF00010010010001101000101011001111分析電路功能例3：圖示電路中A、B是數(shù)據(jù)輸入端，K是控制輸入端，試分析在控制輸入的不同取值下，數(shù)據(jù)輸入A、B和輸出間的關系。&&&&寫出輸出函數(shù)式解：列真值表KAB000011011111111111111100011011101110011101電路的功能

一位二進制數(shù)的比較器；

低電平有效10.1.3組合邏輯電路的設計設計要求：已知邏輯功能求邏輯電路圖設計步驟：根據(jù)功能列出真值表；寫出邏輯函數(shù)表達式，化簡；畫邏輯電路圖。根據(jù)邏輯功能，進行邏輯抽象,即說明邏輯變量，并對變量賦值；例1：設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。

電路由

紅、黃、綠三盞燈組成。正常工作時，任何時刻必有一盞而且只允許有一盞燈點亮；其它點亮狀態(tài)時電路故障，要求發(fā)出故障信號。（要求用“與非”門實現(xiàn)）解：邏輯抽象（分別表示紅、黃、綠三盞燈）輸入變量：A、B、C“1”：燈亮“0”：燈不亮輸出變量：F（表示報警與否）“1”：報警“0”：不報警列真值表ABCF00010010010001111000101111011111假設假設寫出邏輯函數(shù)式ABC010001111011111邏輯圖&&&&&&&&例2：用“異或”門實現(xiàn)一個組合電路，該電路輸入為三位二進制ABC，輸出為F。其功能是：輸入的三位數(shù)碼中有奇數(shù)個“1”時，電路的輸出為1，否則為0。解：（1）分析設計要求，列出真值表ABCF00000011010101101001101011001111（2）由真值表得邏輯表達式ABC01000111101111（3）用“異或”門實現(xiàn)=1=1ABCF例3：舉重比賽有ABC三個裁判及一個主裁判D。當主裁判認為合格時算為二票，而ABC裁判認為合格時分別算為一票。用“與非”門設計多數(shù)通過的表決電路。解：（1）邏輯抽象設輸出函數(shù)為F，多數(shù)通過時F=1，否則F=0，輸入變量為A、B、C、D，合格為1，不合格為0。（2）列真值表ABCDF00000000100010000111010000101101100011111000010011101001011111000110111110111111（3）寫出邏輯函數(shù)表達式，并化簡ABCD000001011110111011111111（4）用“與非”門實現(xiàn)&&&&&ABCDF例4：試設計將三位二進制數(shù)碼轉(zhuǎn)換為三位格雷碼的邏輯電路。列真值表ABCXYZ000000001001010011011010100110101111110101111100(1)輸入變量為三位二進制代碼，用A、B、C表示；輸出為三位格雷碼，用X、Y、Z表示。(2)列真值表解：（3）化簡ABC01000111101111X=AXABC01000111101111ABC01000111101111(4)畫邏輯圖=1ABY=1CZX{end}YZ10.2.1編碼器（Encoder)m線一n線編碼器輸入(m個信息)輸出(n位代碼)編碼器的功能

能夠?qū)崿F(xiàn)用二進制代碼表示各種符號、數(shù)字和信息這一編碼過程的電路。編碼器的結構m與n的關系一般編碼器的輸入端數(shù)遠大于輸出端數(shù)編碼器

二進制編碼器

二-十進制編碼器普通二-十進制編碼器優(yōu)先二-十進制編碼器普通二進制編碼器優(yōu)先二進制編碼器編碼器的分類由n位二進制數(shù)表示2n個信號的編碼電路將十個輸入信號編成對應的8421BCD碼的電路(b)用二極管組成二進制編碼器的實現(xiàn)電路VCCY0Y1Y2RRR(a)用與非門組成Y0Y1Y2普通二進制編碼器設有4個信號Y0、Y1、Y2、Y3要用二進制代碼來表示，編碼規(guī)則為要求設計該編碼器。舉例說明（1）說明變量輸入變量：Y0、Y1、Y2、Y30：信號不出現(xiàn)1：信號出現(xiàn)輸出變量：B、A編碼器Y0Y1Y2Y3BA兩位二進制代碼（2）列出真值表不允許兩個或兩個以上的信號同時出現(xiàn)。（3）寫出輸出函數(shù)表達式Y3Y2Y1Y00000010111101110××××××××××××１１BY3Y2Y1Y00000010111101110××××××××××××１１A邏輯圖&&111BAY3Y2Y1當，，時，BA=00為隱含變量（4）畫邏輯圖普通二進制編碼器簡化真值表Y3Y2Y1Y0BA0001

000010

010100

101000

11普通二進制編碼器編碼表輸入

BAY000Y101Y210Y311優(yōu)先二進制編碼器（PriorityEncoder）

對所有的輸入信號按優(yōu)先順序排隊，當幾個輸入信號同時出現(xiàn)時，只對其中優(yōu)先權最高的一個進行編碼。000１001×01××1×××Y3Y2Y1Y0AB001001114-2線優(yōu)先編碼器真值表設備按照優(yōu)先等級編碼，用于中斷響應……優(yōu)先編碼器在計算機中的應用表達式Y3Y2Y1Y00000010111101110111111111×1１1BY1Y0Y3Y200000101111011101111111×111A由真值表&&1BAY31Y2Y1&74LS148優(yōu)先二進制編碼器74LS148邏輯符號1110010101010101010101111111100×××××××1××××××××111111000010××××××0010110×××××01001110××××011011110×××1000111110××10101111110×110011111110111功能表輸入輸出端說明使能輸入端，時芯片工作使能輸出端，時無有效信號輸入優(yōu)先標志輸出端，時表明芯片處于工作狀態(tài)~是信號輸入端

當輸入為0時，表明該信號出現(xiàn)；輸入優(yōu)先權最高代碼輸出端反碼輸出低電平有效優(yōu)先二﹣十進制編碼器74LS147邏輯符號74LS147功能表11111111111110110011110×××××××1000110××××××10011110×××××101011110××××1011111110×××11001111110××110111111110×11100××××××××111111110低電平有效{end}10.2.2譯碼器（Decoder）譯碼譯碼器的功能---編碼的逆過程，將代碼還原為原意的過程。--實現(xiàn)譯碼功能的電路，也稱為解碼器。譯碼器的結構n線一m線譯碼器輸入(m個信息)輸出(n位代碼)m與n的關系一般譯碼器的輸入端數(shù)遠小于輸出端數(shù)譯碼器十進制譯碼器---將數(shù)字、文字或符號的代碼還原成相應數(shù)字、文字、符號并顯示出來的電路，如控制數(shù)碼管顯示。二進制譯碼器---用來表示輸入狀態(tài)的全部組合，稱變量譯碼器。 N位輸入，2N輸出；---將8421BCD碼翻譯成10個對應的十進制數(shù)碼的電路顯示譯碼器譯碼器的分類

最典型的應用：存儲器的地址譯碼。地址線有10位，可以表示210＝1K個地址；

32位地址可以表示4G地址；16M存儲器需要24位地址。

4-16地址譯碼器000000010010111116*8bit20位地址譯碼器00········0000········0100········1011········111M*8bit二進制譯碼器以74LS139譯碼器說明輸入與輸出的關系&&&&11111BA每個輸出函數(shù)對應輸入的一個最小項，因此又稱為最小項發(fā)生器。真值表××111110001110011101101011110111使能端低電平有效輸出端低電平有效邏輯符號74LS139BA使能(Enable)端作用：靈活：用于擴展可靠：用于選通,針對門電路的傳輸延遲造成的競爭、冒險問題提出的.二進制譯碼器74LS13874LS138輸入輸出0

×××××

1×××1000010001100101001110100101011011010111

11111111

11111111

11111110

11111101

11111011

11110111

11101111

11011111

10111111

0111111174LS138功能表當，時，各輸出表達式為譯碼器擴展（級聯(lián)）例：由兩片74LS138擴展得一個4線-16線譯碼器分析如下：“1”74LS138(1)74LS138(2)

當D=0時，芯片(1)工作，對00000111代碼譯碼，依次輸出“0”~~~

當D=1時，芯片(2)工作，對10001111代碼譯碼，依次輸出“0”~~~還有其他實現(xiàn)方法么？其他實現(xiàn)方法：“1”74LS138(1)74LS138(2)“1”1利用譯碼器設計電路例例1：試用74LS138實現(xiàn)邏輯函數(shù)解：74LS138已知74LS138邏輯關系為：當，時，各輸出表達式為：74LS138“1”“0”&∴邏輯圖若譯碼器為高電平有效，應如何實現(xiàn)？3線8線譯碼器≥1解：74LS138“1”“0”&例2：用74LS138實現(xiàn)函數(shù)令A=C，B=B，C=A利用譯碼器設計電路的步驟

選擇集成二進制譯碼器函數(shù)變量數(shù)

=輸入二進制代碼位數(shù)

寫出函數(shù)的標準“與或”式若用低電平有效芯片實現(xiàn)→“與非-與非”式

確認譯碼器和門電路輸入信號的表達式譯碼器輸入：函數(shù)變量（注意排列順序）門電路輸入：邏輯函數(shù)包括的最小項所對應的譯碼器輸出

畫連線圖設X、Z均為三位二進制數(shù)，X為輸入，Z為輸出。當2≤X≤5時，74LS138構成實現(xiàn)上述要求的邏輯電路。Z=X+2;X＜2時Z＝1;X＞5時Z=0。試用一片3線－8線譯碼器例3：（1）由題意可得真值表如下：解：000001010011100101110111000000000000001111111111（2）由真值表可得：則同理可得：&&&74LS138

利用譯碼器設計組合邏輯電路比較適合于多輸出邏輯函數(shù)。令：（3）變換，用譯碼器實現(xiàn)十進制譯碼器74LS4201111111110000000100100011010001010110011110001001101010111100110111101111101111111111011111111110111111111101111111111011111111110111111111101111111111011111111110111111111111111111111111111111111111111111111111111111111111輸入輸出74LS42功能表數(shù)字顯示譯碼器顯示譯碼器可直接用來驅(qū)動顯示器件，以顯示代碼所表示的數(shù)字、字符等信息。LED數(shù)碼管顯示器件共陰極LED結構共陽極LED結構地（或電源）數(shù)碼管符號集成譯碼顯示器74LS48（共陰極）74LS48+數(shù)碼管的顯示驅(qū)動輸入輸出0000

1111110

0110000

1101101

1111001

0110011

1011011

0111111

1110000

1111111

1111011顯示字符74LS48（共陰極）功能表00010010001101000101011001111000100110.2.3加法器（Adder)

--實現(xiàn)兩個二進制數(shù)之間的相加運算。A:1101B:1011111被加數(shù)加數(shù)低位進位00011和S進位C加法器的功能

0+---不考慮低位進位的一位加法器一位半加器半加器被加數(shù)A加數(shù)B和S進位C真值表00

01

101100000111表達式邏輯圖HA=1&符號HalfAdder---考慮低位進位的一位加法器一位全加器：被加數(shù)加數(shù)和進位全加器低位進位

設為被加數(shù)、加數(shù)及和的第（i)位，為（i）位向（i+1）位的進位，為（i-1）位向（i）位的進位。真值表0000000000011111111001010011100101110111表達式：FA=1=1&&≥1&邏輯圖符號FullAdder多位加法器例：四位串行進位加法器結構簡單，加數(shù)、被加數(shù)并行輸入各位全加器間的進位需串行傳遞，速度較慢。串行進位加法器并行進位加法器特點例：四位并行進位加法器進位電路進位電路進位電路直接由輸入數(shù)據(jù)產(chǎn)生各位所需進位信號，而與低位進位信號無關。進位電路例1：設計一位全減器，并利用全加器實現(xiàn)。全減器0000010100111001011101110011111001000011真值表如下：低位借位借位被減數(shù)減數(shù)差解：邏輯式為：和/差進位/借位全加器全減器全加器與全減器的比較：FA11由全加器實現(xiàn)的全減器電路“1”11111被減數(shù)減數(shù)借位差例2：利用四位全加器實現(xiàn)四位二進制數(shù)的減法運算。{end}10.2.4數(shù)值比較器兩個一位二進制數(shù)與的比較真值表00011011010001100010一位比較器一位數(shù)值比較器：邏輯表達式：邏輯圖11&&&&≥1數(shù)值比較器的功能---比較兩個不帶符號的數(shù)碼大小二位二進制數(shù)、的比較：真值表輸入輸出100001100001010

當進行比較的兩個數(shù)多于一位時，一般采用“以高位比較為主”的原則邏輯表達式邏輯圖一位比較器一位比較器≥1&&&≥1A3B3

4位比較器YA>BYA<BYA=BA>BA<BA=B4位集成比較器74LS85A2A1A0B2B1B0比較輸入級聯(lián)輸入{end}10.2.5數(shù)據(jù)選擇器（Multiplexer)又稱多路轉(zhuǎn)換器或多路開關。----從多路輸入數(shù)字信號選擇一個需要的信號輸出。數(shù)據(jù)選擇器的功能:結構示意圖數(shù)據(jù)選擇器(mux)數(shù)據(jù)輸入地址輸入功能示意圖輸出m與n的關系如何？數(shù)據(jù)選擇器（2）4選1數(shù)據(jù)選擇器≥1&&&&11111邏輯圖具有標準“與或”表達式的形式提供了地址變量的全部最小項功能表輸入輸出1××0000011011當

時當

時74LS15174LS1518選1數(shù)據(jù)選擇器邏輯符號當

時使能控制端，低電平有效邏輯關系74LS151雙4選1數(shù)據(jù)選擇器邏輯符號功能表74LS1511ST1D01D11D21D32D02D12D22D32ST輸入1×

×

000001010011輸出01ST/2ST1D0(2D0)1D1(2D1)1D2(2D2)1D3(2D3)1地址輸入輸出00

0

000

1

01

0

01

1

10

0

10

1

11

0

11

1

0000074LS1511ST1D01D11D21D32D02D12D22D32ST≥1可將一片74LS151聯(lián)接成8選1數(shù)據(jù)選擇器D0(1D0)D1(1D1)D7(2D3)D2(1D2)D4(2D0)D5(2D1)D6(2D2)00D3(1D3)

例：在如圖所示電路中，74LS580為雙4選1數(shù)據(jù)選擇器，試分析電路的功能。74LS5801“1”

解：

由4選1的邏輯功能，有：

由電路結構，有：代入ABCEF

0000001101010110100110101100111100010111一位全加器

由表達式，列出真值表：實現(xiàn)什么功能？利用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)例1：用八選一數(shù)據(jù)選擇器74LS151實現(xiàn)函數(shù)解：74LS151邏輯符號如圖所示74LS151其輸出為：令則：74LS