VHDL的基本語法課件

VHDL培訓(xùn)教程歡迎參加VHDL培訓(xùn)1精選2021版課件VHDL培訓(xùn)教程第一講、VHDL簡介及其結(jié)構(gòu)第二講、VHDL中的對象、操作符、數(shù)據(jù)類型第三講、VHDL中的控制語句及模塊第四講、狀態(tài)機(jī)的設(shè)計2精選2021版課件第一講、VHDL簡介及其結(jié)構(gòu)通過本課的學(xué)習(xí)您可以了解以下幾點(diǎn)1、VHDL的基本概念2、VHDL的基本結(jié)構(gòu)3、VHDL的設(shè)計初步3精選2021版課件VHDL-VHSICHardwareDecriptionLanguage

其中VHSIC-VeryHighSpeedIntegratedCircuit電子設(shè)計自動化的關(guān)鍵技術(shù)之一是要求用形式化方法來描述硬件系統(tǒng)。VHDL適應(yīng)了這種要求。什么是VHDL4精選2021版課件VHDL和VerilogHDLVerilogHDL：另一種硬件描述語言，由Verilog公司開發(fā)，1995年成為IEEE標(biāo)準(zhǔn)。優(yōu)點(diǎn)：簡單、易學(xué)易用缺點(diǎn)：功能不如VHDL強(qiáng)大，仿真工具少VHDL：

1987年成為IEEE標(biāo)準(zhǔn)優(yōu)點(diǎn)：功能強(qiáng)大、通用性強(qiáng)。缺點(diǎn)：難學(xué)5精選2021版課件VHDL的發(fā)展歷史起源于八十年代，由美國國防部開發(fā)兩個標(biāo)準(zhǔn):1、1987年的IEEE1076（VHDL87）

2、1993年進(jìn)行了修正（VHDL93）6精選2021版課件VHDL在電子系統(tǒng)設(shè)計中的應(yīng)用電子系統(tǒng)的設(shè)計模塊7精選2021版課件VHDL在電子系統(tǒng)設(shè)計中的應(yīng)用電子系統(tǒng)設(shè)計的描述等級1、行為級2、RTL級（Registertransferlevel）3、邏輯門級4、版圖級用VHDL可以描述以上四個等級8精選2021版課件VHDL在電子系統(tǒng)設(shè)計中的應(yīng)用系統(tǒng)設(shè)計的描述等級-制版級9精選2021版課件VHDL在電子系統(tǒng)設(shè)計中的應(yīng)用系統(tǒng)設(shè)計的描述等級-邏輯門級10精選2021版課件VHDL在電子系統(tǒng)設(shè)計中的應(yīng)用系統(tǒng)設(shè)計的描述等級-RTL級11精選2021版課件VHDL在電子系統(tǒng)設(shè)計中的應(yīng)用系統(tǒng)設(shè)計的描述等級-行為級12精選2021版課件如何使用VHDL描述硬件實(shí)體

Entity(實(shí)體）Architecture1（構(gòu)造體）ArchitectureN

process(進(jìn)程結(jié)構(gòu)）

block(塊結(jié)構(gòu)）

subprograms(子程序）

procedure（過程）

function(函數(shù)）13精選2021版課件libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_unsigned.all;entitycountisport(clock,reset:inSTD_LOGIC;dataout:outSTD_LOGIC_VECTOR(3downto0));endcount;architecturebehaviorlofcountissignaldatabuffer:STD_LOGIC_VECTOR(3downto0);begindataout<=databuffer;

process(clock,reset)

beginif(reset='1')thendatabuffer<="0000";elsif(clock'eventandclock='1')thenifdatabuffer="1000"thendatabuffer<="0000";elsedatabuffer<=databuffer+'1';endif;endif;

endprocess;endbehavioral;14精選2021版課件VHDL結(jié)構(gòu)要點(diǎn)1、ENTITY（實(shí)體）格式：

Entity實(shí)體名IS[類屬參數(shù)說明][端口說明]EndEntity；其中端口說明格式為：

PORT(端口名1，端口名N：方向：類型）其中方向有:IN,OUT,INOUT,BUFFER,LINKAGE

15精選2021版課件VHDL結(jié)構(gòu)要點(diǎn)注意簡單地說

In

不可以出現(xiàn)在<=或:=的左邊

out不可以出現(xiàn)在<=或:=的右邊

buffer可以出現(xiàn)在<=或:=的兩邊In信號只能被引用,不能被賦值out信號只能被賦值,不能被引用buffer信號可以被引用,也可以被賦值16精選2021版課件VHDL結(jié)構(gòu)要點(diǎn)例子(HalfAdd)

其內(nèi)部結(jié)構(gòu)將由Architecture來描述17精選2021版課件VHDL結(jié)構(gòu)要點(diǎn)2、Arcthitecture（構(gòu)造體）

格式：

Arcthitecture

構(gòu)造體名of

實(shí)體名is

[定義語句]內(nèi)部信號、常數(shù)、元件、數(shù)據(jù)類型、函數(shù)等的定義

begin[并行處理語句和block、process、function、procedure]

end構(gòu)造體名；

18精選2021版課件VHDL結(jié)構(gòu)要點(diǎn)例子(HalfAdd)19精選2021版課件VHDL結(jié)構(gòu)要點(diǎn)例子(FullAdd)（學(xué)習(xí)如何調(diào)用現(xiàn)有模塊）

20精選2021版課件VHDL結(jié)構(gòu)要點(diǎn)實(shí)例(FullAdd)-entity

21精選2021版課件VHDL結(jié)構(gòu)要點(diǎn)實(shí)例(FullAdd)-architecture22精選2021版課件23精選2021版課件VHDL中的設(shè)計單元

除了entity(實(shí)體)和architecture(構(gòu)造體)外還有另外三個可以獨(dú)立進(jìn)行編譯的設(shè)計單元Package（包集合）屬于庫結(jié)構(gòu)的一個層次，存放信號定義、常數(shù)定義、數(shù)據(jù)類型、元件語句、函數(shù)定義和過程定義。PackageBody具有獨(dú)立對端口(port)的packageconfiguration（配置）描述層與層之間的連接關(guān)系以及實(shí)體與構(gòu)造體之間關(guān)系。24精選2021版課件VHDL中的設(shè)計單元VHDL中的設(shè)計單元（可以獨(dú)立編譯）25精選2021版課件Library庫的概念STD庫--VHDL的標(biāo)準(zhǔn)庫IEEE庫--VHDL的標(biāo)準(zhǔn)庫的擴(kuò)展面向ASIC的庫--不同的工藝不同公司自定義的庫普通用戶自己的庫庫：數(shù)據(jù)的集合。內(nèi)含各類包定義、實(shí)體、構(gòu)造體等26精選2021版課件Library庫的概念用戶自己的庫當(dāng)您的VHDL文件被編譯后，編譯的結(jié)果儲存在特定的目錄下，這個目錄的邏輯名稱即Library，此目錄下的內(nèi)容亦即是這個Library的內(nèi)容。27精選2021版課件Package包的概念Package（包）28精選2021版課件VHDL中的結(jié)構(gòu)關(guān)系結(jié)構(gòu)關(guān)系29精選2021版課件VHDL簡介及其結(jié)構(gòu)本講結(jié)束下一講:VHDL中的對象、操作符、數(shù)據(jù)類型30精選2021版課件第二講、VHDL對象、操作符、數(shù)據(jù)類型通過本課的學(xué)習(xí)您可以了解以下幾點(diǎn)1、VHDL的基本類型2、如何在VHDL中定義類型3、VHDL的信號定義4、如何在VHDL中對信號賦值5、VHDL中的操作符31精選2021版課件VHDL對象、操作符、數(shù)據(jù)類型對象object

對客觀實(shí)體的抽象和概括VHDL中的對象有：1、Constant（常量）在程序中不可以被賦值

2、Variable（變量）在程序中可以被賦值(用“:=”)，賦值后立即變化為新值。3、Signal（信號）在程序中可以被賦值(用“<=”)，但不立即更新，當(dāng)進(jìn)程掛起后，才開始更新。

32精選2021版課件VHDL對象、操作符、數(shù)據(jù)類型VHDL中的對象使用：

variable

x，y：integer；--定義了整數(shù)型的變量對象x，y

constantVcc：real；--定義了實(shí)數(shù)型的常量對象Vcc

signalclk，reset：bit；--定義了位類型的信號對象clk，reset33精選2021版課件VHDL中的對象使用注意1、variable只能定義在process和subprogram（包括function和procedure）中，不可定以在其外部。2、signal不能定義在process和subprogram（包括function和procedure）中，只可定以在其外部。34精選2021版課件VHDL對象、操作符、數(shù)據(jù)類型對象的屬性

類似于其它面向?qū)ο蟮木幊陶Z言如VB、VC、DELPHI

用法格式：對象’屬性例子：clk’event--表明信號clk的event屬性

常用的屬性：

Signal對象的常用屬性有：

event：返回boolean值，信號發(fā)生變化時返回truelast_value：返回信號發(fā)生此次變化前的值

last_event：返回上一次信號發(fā)生變化到現(xiàn)在變化的間隔時間35精選2021版課件VHDL對象、操作符、數(shù)據(jù)類型Signal對象的常用屬性有：接上頁delayed[(時延值)]:使信號產(chǎn)生固定時間的延時并返回stable[(時延值)]:返回boolean,信號在規(guī)定時間內(nèi)沒有變化返回truetransaction:返回bit類型，信號每發(fā)生一次變化，返回值翻轉(zhuǎn)一次例子：A<=B’delayed(10ns)；--B延時10ns后賦給A；

if（B’Stable(10ns)）；--判斷B在10ns中是否發(fā)生變化36精選2021版課件VHDL對象、操作符、數(shù)據(jù)類型信號的event和last_value屬性經(jīng)常用來確定信號的邊沿

屬性應(yīng)用例如：判斷clk的上升沿if（(clk’event)and(clk=‘1’)and(clk’last_value=‘0’)）then判斷clk的下降沿if（(clk’event)and(clk=‘0’)and(clk’last_value=‘1’)）then37精選2021版課件VHDL的基本類型1、bit(位)：

`0`和`1`2、bit-Vector(位矢量)：例如：``00110``3、Boolean“ture”和“false”4、time

例如：1us、100ms，3s5、character

例如：‘a(chǎn)’、’n’、’1’、’0’6、string

例如：“sdfsd”、”mydesign”7、integer32位例如：1、234、-21342348、real范圍-1.0E38~+1.0E38

例如：1.0、2.834、3.14、0.038精選2021版課件VHDL的基本類型9、natural

自然數(shù)和positive

正整數(shù)10、senveritylevel（常和assert語句配合使用）包含有：note、warning、error、failure

以上十種類型是VHDL中的標(biāo)準(zhǔn)類型，在編程中可以直接使用。使用這十種以外的類型，需要自行定義或指明所引用的Library(庫)和Package(包)集合39精選2021版課件VHDL的基本類型例子一40精選2021版課件VHDL的基本類型和賦值例子二41精選2021版課件VHDL的基本類型和賦值例子三例子中信號Z有兩個驅(qū)動A和B；Z必須定義為一種新的數(shù)據(jù)類型，否則Z將無法決定取值，語句視為非法。42精選2021版課件VHDL的基本類型和賦值例子四43精選2021版課件VHDL的基本類型和賦值例子五要點(diǎn)：賦值語句中的方向應(yīng)和聲明中的方向一樣44精選2021版課件VHDL的基本類型和賦值連接操作符---使用&45精選2021版課件VHDL的基本類型和賦值集合操作---使用（）46精選2021版課件VHDL的基本類型和賦值集合操作---采用序號47精選2021版課件VHDL的基本類型和賦值集合操作--采用others48精選2021版課件在VHDL中定義自己的類型通用格式

TYPE

類型名IS數(shù)據(jù)類型定義用戶可以定義的數(shù)據(jù)類型枚舉類型enumberated、整數(shù)型integer、實(shí)數(shù)型real、數(shù)組類型array、紀(jì)錄類型record、時間類型time、文件類型file、存取類型access49精選2021版課件在VHDL中定義自己的類型枚舉類型enumberated格式

type

數(shù)據(jù)類型名is

（元素，元素…...）;例子

typeweekis(sun,mon,tue,thu,fri,sat);typestd_logicis(‘1’,’0’,’x’,’z’);

50精選2021版課件在VHDL中定義自己的類型整數(shù)類integer和實(shí)數(shù)類real格式

type

數(shù)據(jù)類型名is數(shù)據(jù)類型定義約束范圍;例子

typeweekisintegerrange1to7;typecurrentisrealrange-1E4to1E451精選2021版課件在VHDL中定義自己的類型數(shù)組類型array格式

type

數(shù)據(jù)類型名isarray

范圍

of元數(shù)據(jù)類型名例子

typeweekisarray(1to7)ofinteger;

typedeweekisarray(1to7)ofweek;52精選2021版課件在VHDL中定義自己的類型時間類型time格式

type

數(shù)據(jù)類型名is

范圍

units基本單位;

單位;

endunits53精選2021版課件在VHDL中定義自己的類型時間類型例子

typetimeisrange-1E18to1E18unitsus;ms=1000us;sec=1000ms;min=60sec;endunits注意：引用時間時，有的編譯器要求量與單位之間應(yīng)有一個空格如：1ns；不能寫為1ns；54精選2021版課件在VHDL中定義自己的類型紀(jì)錄類型record格式

type

數(shù)據(jù)類型名is

record

元素名:數(shù)據(jù)類型名;

元素名:數(shù)據(jù)類型名;….

endrecord;55精選2021版課件在VHDL中定義自己的類型紀(jì)錄類型的例子typeorderisrecordid:integer;date:string;security:boolean;endrecord;引用:signalflag:boolean;signalorder1:order;order1<=(3423,”1999/07/07”,true);flag<=order1.security;

56精選2021版課件IEEE1164中定義的類型std_ulogic是對位(bit)類型的擴(kuò)展,只允許一個驅(qū)動源57精選2021版課件IEEE1164中定義的類型Std_logic同std_ulogic一樣有九個狀態(tài),允許一個或多個驅(qū)動源58精選2021版課件IEEE1164中定義的類型Std_unlogic_vector和std_logic_vector59精選2021版課件IEEE1164中定義的類型Std_unlogic、std_ulogic_vectorstd_logic_vector和std_unlogic_vector類型均定義在package(包)standard_logic_1164中在使用這四種類形時應(yīng)加以說明,例如:libraryieee;useieee.std_logic_1164.all;注:standard_logic_1164位于IEEE庫中60精選2021版課件類型使用例子例子一(聲明使用的庫和包)61精選2021版課件類型使用例子例子二std_ulogic和std_logic的區(qū)別62精選2021版課件類型使用例子練習(xí)一:下面那一個是正確的363精選2021版課件VHDL中的操作符分類

1、邏輯操作符

2、關(guān)系操作符

3、數(shù)學(xué)運(yùn)算符64精選2021版課件VHDL中的操作符1、邏輯操作符有：65精選2021版課件VHDL中的操作符邏輯操作符的應(yīng)用類型66精選2021版課件VHDL中的操作符邏輯操作符的應(yīng)用例子67精選2021版課件VHDL中的操作符2、關(guān)系運(yùn)算符有68精選2021版課件VHDL中的操作符關(guān)系運(yùn)算符的應(yīng)用ARRAY（數(shù)組）沒有數(shù)字概念，數(shù)組“111”不等于769精選2021版課件VHDL中的操作符3、數(shù)學(xué)運(yùn)算符注意:上述運(yùn)算符應(yīng)用于integer，real，time類型，不能用于vector(如果希望用于vector,可以使用庫IEEE的std_logic_unsigned包,它對算術(shù)運(yùn)算符進(jìn)行了擴(kuò)展)70精選2021版課件VHDL中的操作符VHDL中的操作符應(yīng)用要點(diǎn)

1、VHDL屬于強(qiáng)類型，不同類型之間不能進(jìn)行運(yùn)算和賦值，可以進(jìn)行數(shù)據(jù)類型轉(zhuǎn)換

2、vector不表示number3、array不表示number71精選2021版課件VHDL中的操作符本講結(jié)束下一講:VHDL中的控制語句及模塊72精選2021版課件第三講VHDL中的控制語句及模塊通過本講您將會學(xué)到1、Block的編寫2、Process的編寫3、function和procedure的編寫4、VHDL中的流程控制語句的書寫73精選2021版課件VHDL中的控制語句及模塊回顧第一講的內(nèi)容

Entity(實(shí)體）Architecture1（構(gòu)造體）ArchitectureN

process(進(jìn)程結(jié)構(gòu)）

block(塊結(jié)構(gòu)）

subprograms(子程序）

procedure（過程）

function(函數(shù)）74精選2021版課件VHDL中的控制語句及模塊基本概念1、并行處理（concurrent）語句的執(zhí)行與書寫順序無關(guān)，并行塊內(nèi)的語句時同時執(zhí)行的2、順序處理（sequential）語句的執(zhí)行按書寫的先后次序，從前到后順序執(zhí)行。這種方式和其他普通編程語言(如c，pascal)是一樣的。75精選2021版課件VHDL中的控制語句及模塊Architecture中的語句及子模塊之間是并行處理的子模塊block中的語句是并行處理的子模塊process中的語句是順序處理的子模塊subprogram中的function和procedure是順序處理的76精選2021版課件VHDL中的architectureArcthitecture（構(gòu)造體）的格式為：（第一講）

Arcthitecture

構(gòu)造體名of

實(shí)體名is

[定義語句]內(nèi)部信號、常數(shù)、元件、數(shù)據(jù)類型、函數(shù)等的定義

begin[并行處理語句和block、process、function、procedure]

end構(gòu)造體名；

77精選2021版課件Architecture中的BlockBlock格式

塊名：

BLOCK[定義語句]

begin[并行處理語句concurrentstatement]

endblock

塊名78精選2021版課件Architecture中的Block條件Block格式

塊名：

BLOCK

[（布爾表達(dá)式）]

[定義語句]

begin[并行處理語句concurrentstatement[信號]<=

guarded[信號,延時];

endblock

塊名79精選2021版課件Architecture中的BlockBlock例子

myblock1：

block（clk=‘1’）

signal：qin：bit：=‘0’；

beginqout<=guardedqin;

endblockmyblock1

myblock2：

block

beginqout<=qin;

endblock

myblock280精選2021版課件Architecture中的processProcess格式[進(jìn)程名：]

process[（觸發(fā)信號列表）][定義語句；]

begin[串行處理語句sequentialstatement；]

endprocess81精選2021版課件Architecture中的processprocess例子

exp1：

process

（clk，qin）

variable：qin：bit：=‘0’；

beginqout<=qin;

endprocessexp2：

process

begin

waitonclk,qin；

qout<=qin;

endprocess82精選2021版課件process例子-值的更新分析：當(dāng)A、B、C、D中任一信號發(fā)生變化時，進(jìn)程將開始執(zhí)行，當(dāng)執(zhí)行Z<=AandB后,Z的值不會立即變化；同理執(zhí)行Z<=CandD后Z的值也不會立即變化。當(dāng)執(zhí)行endprocess后，Z的值才開始更新，同時系統(tǒng)掛起開始等待敏感信號。83精選2021版課件Architecture中的processProcess中敏感信號列表的普遍原則是：在process中，其值被引用的信號應(yīng)當(dāng)出現(xiàn)在敏感信號列表中例子；二選一的選擇器：A、B為輸入信號；SEL為選路信號；Z為輸出信號；84精選2021版課件不符和設(shè)計要求85精選2021版課件Architecture中的subprogramFunction（函數(shù)）格式：

function

函數(shù)名（參數(shù)1，參數(shù)2…...）

[定義語句]

return

數(shù)據(jù)類型名

is[定義語句]

begin[順序執(zhí)行語句]

return[返回變量名]

end函數(shù)名

86精選2021版課件Architecture中的subprogramFunction例子functionmax（a，b：bit）

returnbooleanisvariable：flag：boolean；beginif（a=b）thenflag<=true；

endifreturnflag；endmaxFunction中的參數(shù)不用說明方向(因為只有一種方向in)87精選2021版課件Architecture中的subprogramprocedure（過程）格式：

procedure

過程名（參數(shù)1，參數(shù)2…...）is[定義語句]

begin[順序執(zhí)行語句]

end

過程名

88精選2021版課件Architecture中的subprogramProcedure例子proceduremax（a，b：inbit；

flag：outboolean）isbeginif（a=b）thenflag<=true；

endifendmax；89精選2021版課件順序執(zhí)行語句sequentialstatementWait語句assert語句If語句case語句forloop語句while語句90精選2021版課件順序執(zhí)行語句sequentialstatementWait語句書寫格式

wait；--無限等待

waiton[信號列表]--等待信號變化

waituntil[條件]；--等待條件滿足

waitfor[時間值]；--等待時間到功能

wait語句使系統(tǒng)暫時掛起(等同于endprocess)，此時，信號值開始更新。條件滿足后，系統(tǒng)將繼續(xù)運(yùn)行。91精選2021版課件順序執(zhí)行語句sequentialstatementWait語句例子process（a，b）

beginy<=aandb;endprocessprocessbeginwaitona,b;y<=aandb;endprocess等同于process（a，b）

begin錯誤如果process中已有敏感信號

waitona，b；進(jìn)程中不能使用wait語句

y<=aandb;endprocess92精選2021版課件順序執(zhí)行語句sequentialstatementWait語句例子如果process中沒有敏感信號列表，其進(jìn)程中也沒有wait語句，則process中的程序代碼循環(huán)執(zhí)行processbeginclk<=notclkafter50ns;endprocess功能：產(chǎn)生頻率為100ns的clk信號93精選2021版課件順序執(zhí)行語句sequentialstatementAssert語句格式

assert條件[report輸出信息][severity]

說明：條件為true時執(zhí)行下一條語句，為false時輸出錯誤信息和錯誤的嚴(yán)重級別例子

….assert（sum=100）report“sum/=100”severityerror；

nextstatement…...94精選2021版課件順序執(zhí)行語句sequentialstatementIf語句格式

if條件then[順序執(zhí)行語句][else][順序執(zhí)行語句]endifif條件then[順序執(zhí)行語句][elsif][順序執(zhí)行語句][elsif][順序執(zhí)行語句]…..[else]endif95精選2021版課件順序執(zhí)行語句sequentialstatementIf語句例子96精選2021版課件順序執(zhí)行語句sequentialstatementCase語句格式Case表達(dá)式iswhen條件表達(dá)式=>順序處理語句

when條件表達(dá)式=>順序處理語句

…….whenothers=>順序處理語句endcase

原則:1、完全性:表達(dá)式所有可能的值都必須說明，可以用others2、唯一性:相同表達(dá)式的值只能說明一次97精選2021版課件順序執(zhí)行語句sequentialstatementCase語句例子,條件表達(dá)式可以有多種形式98精選2021版課件順序執(zhí)行語句sequentialstatementCase語句例子99精選2021版課件

順序執(zhí)行語句sequentialstatementForloop語句格式For循環(huán)變量in范圍loop[順序處理語句]endloop注意:循環(huán)變量不需要定義(聲明);例子中i不需要定義Forloop語句例子Foriin1to10loopsum=sum+1;endloop100精選2021版課件順序執(zhí)行語句sequentialstatement在loop語句中可以用next來跳出本次循環(huán)，也可以用exit來結(jié)束整個循環(huán)狀態(tài)

next格式：next[標(biāo)號][when條件]；

exit格式：

exit[標(biāo)號][when條件]；Foriin1to10loopsum=sum+1;nextwhensum=100；endloopForiin1to10loopsum=sum+1;exitwhensum=100；endloop101精選2021版課件順序執(zhí)行語句sequentialstatementWhile語句格式while條件loop[順序處理語句]endloopWhilei<10loopsum=sum+1;i=i+1;endloopWhile語句例子102精選2021版課件并行處理語句concurrentstatement1、信號賦值操作2、帶條件的信號賦值語句3、帶選擇的信號賦值語句103精選2021版課件并行處理語句concurrentstatement信號賦值操作符號“<=”進(jìn)行信號賦值操作的，它可以用在順序執(zhí)行語句中，也可以用在并行處理語句中注意

1、用在并行處理語句中時，符號<=右邊的值是此條語句的敏感信號，即符號<=右邊的值發(fā)生變化就會重新激發(fā)此條賦值語句，也即符號<=右邊的值不變化時，此條賦值語句就不會執(zhí)行。如果符號<=右邊是常數(shù)則賦值語句一直執(zhí)行。

2、用在順序執(zhí)行語句中時，沒有以上說法。104精選2021版課件并行處理語句concurrentstatement賦值語句例子Myblock:Blockbeginclr<=‘1’after10ns; clr<=‘0’after20ns;endblockmyblockprocessbeginclr<=‘1’after10ns;clr<=‘0’after20ns;endblockmyblock程序執(zhí)行10ns后clr為1，又過10ns后0賦給了clr，此時clr以前的值1并沒有清掉，clr將出現(xiàn)不穩(wěn)定狀態(tài)程序執(zhí)行10ns后clr為1，又過20ns后clr的值變?yōu)?，105精選2021版課件并行處理語句concurrentstatement條件信號帶入語句格式

目的信號量<=表達(dá)式1when條件1else表達(dá)式2when條件2else表達(dá)式3when條件3…..

else表達(dá)式4注意：最后的Else項是必須的;滿足完全性和唯一性106精選2021版課件并行處理語句concurrentstatement條件信號帶入語句例子Blockbeginsel<=b&a;q<=ainwhensel=“00”elsebinwhensel=“01”elsecinwhensel=“10”elsedinwhensel=‘11”elsexx;endblock107精選2021版課件并行處理語句concurrentstatement選擇信號帶入語句格式

with表達(dá)式select

目的信號量<=表達(dá)式1when條件1，表達(dá)式2when條件2，

…..

表達(dá)式nwhen條件n；108精選2021版課件并行處理語句concurrentstatement選擇信號帶入語句例子Blockbeginwithselselectq<=ainwhensel=“00”，

binwhensel=“01”，

cinwhensel=“10”，

dinwhensel=‘11”xx;whenothers；endblock109精選2021版課件順序執(zhí)行語句和并行處理語句順序執(zhí)行語句和并行處理語句總結(jié)1、順序執(zhí)行語句wait、assert、if-else、case、for-loop、while語句只能用在process、function和procedure中；2、并行處理語句（條件信號帶入和選擇信號帶入）只能用在architecture、block中；110精選2021版課件其它語句Generic語句enttityand2isgeneric(rise:time:=10ns);port(a,b:innit;