FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))課件

電子技術(shù)綜合實(shí)驗(yàn)FPGA主要內(nèi)容5.數(shù)字頻率計(jì)綜合設(shè)計(jì)3.智力搶答器綜合設(shè)計(jì)4.加速度傳感器的計(jì)步器

綜合設(shè)計(jì)1.數(shù)字跑表綜合設(shè)計(jì)2.交通燈控制器綜合設(shè)計(jì)FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))3

數(shù)字跑表綜合設(shè)計(jì)FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))4指標(biāo)1、跑表精度為0.01秒2、跑表計(jì)時(shí)范圍為：1小時(shí)3、設(shè)置開始計(jì)時(shí)/停止計(jì)時(shí)、復(fù)位兩個(gè)按鈕4、顯示工作方式：用六位BCD七段數(shù)碼管顯示讀數(shù)。顯示格式：擴(kuò)展功能：按鍵消抖；選手時(shí)間分時(shí)顯示

分秒0.01秒FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))5系統(tǒng)組成（基本要求）使能控制計(jì)數(shù)器石英振蕩器分頻器顯示控制開始/停止按鍵時(shí)間顯示復(fù)位按鍵FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))6系統(tǒng)組成（擴(kuò)展要求）消抖電路計(jì)數(shù)器石英振蕩器分頻器顯示控制開始/復(fù)位按鍵時(shí)間顯示選手到終點(diǎn)計(jì)時(shí)存/取按鍵數(shù)據(jù)鎖存數(shù)據(jù)讀取FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))7內(nèi)部模塊計(jì)數(shù)器分頻器掃描顯示及譯碼控制開始/停止使能控制清零控制

FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))8提供的標(biāo)準(zhǔn)信號(hào)是48MHz

輸出二個(gè)信號(hào)1KHz、100Hz分頻器模塊設(shè)計(jì)FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))9基于計(jì)數(shù)器方法實(shí)現(xiàn)123

4512

3

4

5

1

2clkinclkout10個(gè)主要語(yǔ)句：ifclkin'eventandclkin='1'thenifcnt=5then cnt<=1; clkout<=notclkout; else cnt<=cnt+1; endif;endif;例ifclkin'eventandclkin='1'then ifcnt=10thencnt<=1; elsecnt<=cnt+1; endif; endif; endprocess; clkmid<=conv_std_logic_vector(cnt,4); clkout<=clkmid(3);分頻器實(shí)現(xiàn)原理FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))10計(jì)數(shù)器單級(jí)計(jì)數(shù)器計(jì)數(shù)器級(jí)聯(lián)后模塊設(shè)計(jì)FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))11級(jí)聯(lián)方式：同步級(jí)聯(lián)和異步級(jí)聯(lián)同步級(jí)聯(lián)原理圖：FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))12異步級(jí)聯(lián)原理圖：FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))13模塊設(shè)計(jì)譯碼顯示控制8位數(shù)碼管采用動(dòng)態(tài)掃描方式數(shù)碼管為共陽(yáng)數(shù)碼管GFPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))數(shù)碼管工作原理FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))15顯示原理掃描計(jì)數(shù)CLK數(shù)據(jù)選擇SEL(2:0)MH(3:0)ML(3:0)SH(3:0)SL(3:0)DS(3:0)CS(3:0)七段譯碼器SIG(3:0)SEG(6:0)GFPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))

交通燈控制器綜合設(shè)計(jì)

FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))設(shè)計(jì)一個(gè)十字路口的交通燈控制電路；東西方向車道和南北方向車道兩條交叉道路上的車輛交替運(yùn)行，每次通行時(shí)間都設(shè)為45秒，時(shí)間可設(shè)置修改；在綠燈轉(zhuǎn)為紅燈時(shí)，要求黃燈先亮5秒鐘，才能變換運(yùn)行車道；黃燈亮?xí)r，要求每秒閃亮一次；每一種燈亮的時(shí)間用數(shù)碼管進(jìn)行顯示（采用倒計(jì)時(shí)法顯示）。功能要求FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))系統(tǒng)組成分頻器到計(jì)時(shí)計(jì)數(shù)器信號(hào)燈轉(zhuǎn)換器東西方向信號(hào)燈南北方向信號(hào)燈FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))狀態(tài)圖FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))真值表FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))分頻電路設(shè)計(jì)計(jì)數(shù)器設(shè)計(jì)狀態(tài)轉(zhuǎn)換器設(shè)計(jì)時(shí)間顯示器設(shè)計(jì)內(nèi)部模塊FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))22

智力搶答器綜合設(shè)計(jì)FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))23編號(hào)為1-6的選手在規(guī)定的時(shí)間內(nèi)（10秒）按鍵搶答；搶中編號(hào)鎖定顯示，其他無(wú)效；主持按鍵控制清零和開始；選手搶中后在規(guī)定的時(shí)間內(nèi)（30秒）答提;具有報(bào)警提示功能，分別提示搶答開始，有人搶答，搶答時(shí)間到，答題時(shí)間到。報(bào)警延時(shí)學(xué)號(hào)+500，單位ms；基本功能FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))24模塊組成

編碼鎖存器搶答定時(shí)器答題定時(shí)器報(bào)警延遲器多路選擇器掃描控制器FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))25可編程實(shí)現(xiàn)原理框圖主持按鍵時(shí)鐘選手按鍵編碼鎖存器搶答定時(shí)器顯示輸出報(bào)警器報(bào)警輸出答題定時(shí)器掃描控制器多路選擇器掃描輸出FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))26模塊設(shè)計(jì)編碼鎖存器

開始信號(hào)低電平有效選手按鍵為負(fù)觸發(fā)選手編碼輸出為七段顯示數(shù)碼信號(hào)，共陽(yáng)管。FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))27編碼鎖存器內(nèi)部流程1START搶答時(shí)間到編碼器XS(5:0)鎖存器Q_ZQ(6:0)S(6:0)QZ選手輸入開始與清零搶中信號(hào)SJD_QD搶中選手號(hào)碼選手號(hào)碼FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))28編碼鎖存器內(nèi)部流程2START時(shí)間到鎖存編碼XS(5:0)S(6:0)Q_Z選手輸入開始與清零搶中信號(hào)SJD_QD搶中選手號(hào)碼或FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))29模塊設(shè)計(jì)搶答定時(shí)器

開始信號(hào)低電平有效系統(tǒng)時(shí)鐘48MHz

計(jì)時(shí)5秒，輸出數(shù)據(jù)數(shù)碼管顯示（共陽(yáng)）FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))30搶答定時(shí)器內(nèi)部流程分頻器CLK倒計(jì)數(shù)器1HzQ(4—0)STARTQZSJD_QD時(shí)間到主持人搶中時(shí)間數(shù)據(jù)48MHz七段譯碼器DOUT(6:0)FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))31模塊設(shè)計(jì)答題定時(shí)器

模塊計(jì)時(shí)啟動(dòng)信號(hào)QZ，來(lái)自編碼鎖存的搶中信號(hào)系統(tǒng)時(shí)鐘48MHz

計(jì)時(shí)10秒，輸出數(shù)據(jù)數(shù)碼管顯示（共陽(yáng)）FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))32答提定時(shí)器內(nèi)部流程分頻器CLK倒計(jì)數(shù)器1HzQ(9—0)QZSJD_DT時(shí)間到搶中時(shí)間數(shù)據(jù)48MHz七段譯碼器SOUT(6:0)FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))33模塊設(shè)計(jì)報(bào)警延遲器

系統(tǒng)時(shí)鐘48MHz

報(bào)警源：start，qz，sjd_qd，sjd_dt。報(bào)警輸出qz，每個(gè)源觸發(fā)低電平有效，持續(xù)200msFPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))34報(bào)警觸發(fā)STARTQZ搶中SJD_QD搶答時(shí)間到B_J報(bào)警輸出開始延遲計(jì)時(shí)器SJD_DT答題時(shí)間到CLK系統(tǒng)時(shí)鐘48MHZBJ報(bào)警延遲器內(nèi)部流程1FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))35報(bào)警延遲器內(nèi)部流程2或與門報(bào)警輸出BJQZSTART觸發(fā)計(jì)數(shù)延時(shí)1SJD_QDSJD_DTBJ1BJ2BJ3BJ4觸發(fā)計(jì)數(shù)延時(shí)2觸發(fā)計(jì)數(shù)延時(shí)3觸發(fā)計(jì)數(shù)延時(shí)4CLKFPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))36模塊設(shè)計(jì)多路選擇器

數(shù)據(jù)輸入：搶中選手號(hào)碼，搶答計(jì)時(shí)，答題計(jì)時(shí)，三個(gè)數(shù)據(jù)均是七段碼信號(hào)。選擇控制：來(lái)自掃描輸出的兩位信號(hào)。數(shù)據(jù)輸出：數(shù)碼管七位信號(hào)FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))37模塊設(shè)計(jì)掃描控制器

系統(tǒng)時(shí)鐘48MHz

輸出掃描頻率控制在1KHZ—100KHZ左右。FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))38掃描模塊內(nèi)部流程分頻器CLK模8計(jì)數(shù)器48KHzS(2:0)48MHzCLK_1000FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))39系統(tǒng)圖FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))

加速度傳感器計(jì)步器綜合設(shè)計(jì)

FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))（1）運(yùn)用加速度傳感器、放大電路以及基于555定時(shí)器的脈沖整形電路的相關(guān)原理，設(shè)計(jì)一個(gè)能夠檢測(cè)步頻加速信號(hào)，并將步頻加速信號(hào)轉(zhuǎn)換成脈沖信號(hào)的步頻脈沖產(chǎn)生電路。（2）在步頻脈沖產(chǎn)生電路基礎(chǔ)之上，設(shè)計(jì)基于FPGA的數(shù)字系統(tǒng)，完成對(duì)步頻脈沖信號(hào)的計(jì)數(shù)及掃描顯示。（3）傳感電路輸出脈沖高電平3V±0.5V。（4）步頻計(jì)數(shù)范圍0—99循環(huán)計(jì)數(shù)，用兩個(gè)數(shù)碼管掃描顯示。任務(wù)與指標(biāo)FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))系統(tǒng)組成

傳感電路（硬件）+計(jì)步器電路（HDL)FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))加速度傳感電路硬件設(shè)計(jì)原理圖FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))加速度傳感電路硬件設(shè)計(jì)PCB圖FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))加速度傳感電路硬件設(shè)計(jì)元器件清單FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))

加速度傳感電路硬件設(shè)計(jì)調(diào)試波形FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))計(jì)步器功能FPGA程序設(shè)計(jì)系統(tǒng)模塊組成FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))系統(tǒng)聯(lián)合調(diào)試FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))49

數(shù)字頻率計(jì)綜合設(shè)計(jì)FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))功能指標(biāo)1、被測(cè)輸入信號(hào)：方波2、測(cè)試頻率范圍為：10Hz～100MHz3、量程分為三檔：第一檔：閘門時(shí)間為1S時(shí)，最大讀數(shù)為999.999KHz第二檔：閘門時(shí)間為0.1S時(shí)，最大讀數(shù)為9999.99KHz第三檔：閘門時(shí)間為0.01S時(shí)，最大讀數(shù)為99999.9KHz4、顯示工作方式：a、用六位BCD七段數(shù)碼管顯示讀數(shù)。b、采用記憶顯示方法c、實(shí)現(xiàn)對(duì)高位無(wú)意義零的消隱。FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))51頻率的概念頻率測(cè)量方法設(shè)計(jì)方框圖模塊設(shè)計(jì)設(shè)計(jì)分析FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))52頻率的概念

所謂“頻率”，就是周期性信號(hào)在單位時(shí)間(1秒)內(nèi)變化的次數(shù)。若在一定的時(shí)間間隔T內(nèi)計(jì)數(shù)，計(jì)得某周期性信號(hào)的重復(fù)變化次數(shù)為N，則該信號(hào)的頻率可表達(dá)為：

f=N/TTtFPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))53頻率測(cè)量方法直接測(cè)量法

被測(cè)信號(hào)輸入閘門計(jì)數(shù)器放大整形時(shí)基信號(hào)發(fā)生器門控電路②①③④⑤①②③④⑤TFPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))54其中稱為±1誤差稱為標(biāo)準(zhǔn)頻率誤差直接測(cè)量法誤差FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))55周期測(cè)量法

頻率測(cè)量方法TCFPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))56周期測(cè)量法誤差其中稱為±1誤差稱為標(biāo)準(zhǔn)頻率誤差FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))57被測(cè)信號(hào)輸入設(shè)計(jì)方框圖閘門計(jì)數(shù)器放大整形門控電路石英振蕩器鎖存器分頻器閘門選擇掃描顯示控制子系統(tǒng)(顯示譯碼掃描控制)閘門選擇開關(guān)GateOver被測(cè)頻率顯示GATECLEARLATCHFPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))58FINGATELATCHCLEAR1秒測(cè)頻時(shí)序關(guān)系FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))59分頻器的功能是產(chǎn)生所需閘門控制信號(hào)及掃描時(shí)鐘信號(hào)

提供的標(biāo)準(zhǔn)信號(hào)是48MHz

輸出四個(gè)信號(hào)1Hz，10Hz，100Hz，1KHz分頻器模塊設(shè)計(jì)FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))60閘門選擇器實(shí)現(xiàn)對(duì)輸入的幾個(gè)閘門信號(hào)的手動(dòng)選擇輸出被選中的閘門信號(hào)以及小數(shù)點(diǎn)的控制信號(hào)DP1，DP2，DP3模塊設(shè)計(jì)主要語(yǔ)句示例：ifse1='1'andse10=‘0’andse100=‘0’then fref<=f1hz; dp1<='0';dp2<=‘1';dp1<=‘1';FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))61測(cè)頻控制器

控制整個(gè)頻率計(jì)各模塊的工作時(shí)序產(chǎn)生閘門信號(hào)Gate，鎖存信號(hào)Latch以及清零信號(hào)Reset模塊設(shè)計(jì)主要語(yǔ)句示例：

ifrising_edge(Bsignal)thenG1<=notG1;endif;iffalling_edge(bsignal)then G2<=notG1;endif;gate<=G1; latch<=G2;FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))62頻率計(jì)數(shù)器單級(jí)計(jì)數(shù)器（十進(jìn)制）計(jì)數(shù)器級(jí)聯(lián)后模塊設(shè)計(jì)FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))63級(jí)聯(lián)方式：同步級(jí)聯(lián)和異步級(jí)聯(lián)同步級(jí)聯(lián)原理圖：FPGA綜合實(shí)驗(yàn)項(xiàng)目介紹(電子科技大學(xué))6