EDA實(shí)驗(yàn)報(bào)告-數(shù)字秒表

_實(shí)用文檔EDA實(shí)驗(yàn)報(bào)告數(shù)字秒表的設(shè)計(jì)指導(dǎo)老師：譚會(huì)生班級(jí)：電技1503學(xué)號(hào)名：馮博交通工程學(xué)院2017.10.28實(shí)驗(yàn)二數(shù)字秒表電路的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?.學(xué)習(xí)QuartusⅡ軟件的使用方法。2.學(xué)習(xí)GW48系列或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用方法。3.學(xué)習(xí)VHDL程序的基本結(jié)構(gòu)和基本語句的使用。二、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)并調(diào)試一個(gè)計(jì)時(shí)范圍為0.01s~1h的數(shù)字秒表，并用GW48系列或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)進(jìn)行硬件驗(yàn)證。三、實(shí)驗(yàn)要求1.畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。2.編寫各個(gè)VHDL源程序。3.根據(jù)系統(tǒng)的功能，選好測(cè)試用例，畫出測(cè)試輸入信號(hào)波形或編好測(cè)試程序。4.根據(jù)選用的EDA實(shí)驗(yàn)開發(fā)裝置偏好用于硬件驗(yàn)證的管腳鎖定表格或文件。5.記錄系統(tǒng)仿真，邏輯綜合及硬件驗(yàn)證結(jié)果。6.記錄實(shí)驗(yàn)過程中出現(xiàn)的問題及解決方法。四、實(shí)驗(yàn)條件1.開發(fā)軟件：QuartusⅡ13.0.2.實(shí)驗(yàn)設(shè)備：GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)。3.擬用芯片：EP3C55F484C7五、實(shí)驗(yàn)設(shè)計(jì)1.設(shè)計(jì)思路要設(shè)計(jì)一個(gè)計(jì)時(shí)范為0.01S~1h的數(shù)字秒表，首先要有一個(gè)比較精確的計(jì)時(shí)基準(zhǔn)信號(hào)，這里是周期為1/100s的計(jì)時(shí)脈沖。其次，除了對(duì)每一個(gè)計(jì)數(shù)器需要設(shè)置清零信號(hào)輸入外，還需為六個(gè)技術(shù)器設(shè)置時(shí)鐘使能信號(hào)，即計(jì)時(shí)允許信號(hào)，以便作為秒表的計(jì)時(shí)起、?？刂崎_關(guān)。因此數(shù)字秒表可由一個(gè)分頻器、四個(gè)十進(jìn)制計(jì)數(shù)器以及兩個(gè)六進(jìn)制記數(shù)器組成，如圖1所示。系統(tǒng)原理框圖2.VHDL程序（1）3MHz→100Hz分頻器的源程序CLKGEN.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYCLKGENISPORT(CLK:INSTD_LOGIC;--3MHZ信號(hào)輸入NEWCLK:OUTSTD_LOGIC);--100HZ計(jì)時(shí)時(shí)鐘信號(hào)輸出ENDENTITYCLKGEN;ARCHITECTUREARTOFCLKGENISSIGNALCNTER:INTEGERRANGE0TO10#239999#;--十進(jìn)制計(jì)數(shù)預(yù)置數(shù)BEGINPROCESS(CLK)ISBEGINIFCLK'EVENTANDCLK='1'THENIFCNTER=10#239999#THENCNTER<=0;--3MHZ信號(hào)變?yōu)?00MHZ，計(jì)數(shù)常熟為30000ELSECNTER<=CNTER+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(CNTER)IS--計(jì)數(shù)溢出信號(hào)控制BEGINIFCNTER=10#239999#THENNEWCLK<='1';ELSENEWCLK<='0';ENDIF;ENDPROCESS;ENDARCHITECTUREART;六進(jìn)制計(jì)數(shù)器的源程序CNT6.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT6ISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDENTITYCNT6;ARCHITECTUREARTOFCNT6ISSIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,CLR,ENA)ISBEGINIFCLR='1'THENCQI<="0000";ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENIFCQI="0101"THENCQI<="0000";ELSECQI<=CQI+'1';ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(CQI)ISBEGINIFCQI="0000"THENCO<='1';ELSECO<='0';ENDIF;ENDPROCESS;CQ<=CQI;ENDARCHITECTUREART;十進(jìn)制計(jì)數(shù)器的源程序CNT10.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDENTITYCNT10;ARCHITECTUREARTOFCNT10ISSIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,CLR,ENA)ISBEGINIFCLR='1'THENCQI<="0000";ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENIFCQI="1001"THENCQI<="0000";ELSECQI<=CQI+'1';ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(CQI)ISBEGINIFCLK'EVENTANDCLK='1'THENIFCQI<"1001"THENCO<='0';ELSECO<='1';ENDIF;ENDIF;ENDPROCESS;CQ<=CQI;ENDARCHITECTUREART;數(shù)字秒表的源程序TIMES.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYTIMESISPORT(CLR:INSTD_LOGIC;CLK:INSTD_LOGIC; CLK2:INSTD_LOGIC;ENA:INSTD_LOGIC; COM:OUTSTD_LOGIC_VECTOR(7DOWNTO0);SEG:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDENTITYTIMES;ARCHITECTUREARTOFTIMESISCOMPONENTCLKGENISPORT(CLK:INSTD_LOGIC;NEWCLK:OUTSTD_LOGIC);ENDCOMPONENTCLKGEN;COMPONENTCNT10ISPORT(CLK,CLR,ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDCOMPONENTCNT10;COMPONENTCNT6ISPORT(CLK,CLR,ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDCOMPONENTCNT6;COMPONENTCTRLSIS--元件定義語句PORT(CLK:INSTD_LOGIC;--端口說明語句（端口名：端口模式數(shù)據(jù)類型）SEL:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDCOMPONENTCTRLS; COMPONENTDISPLAYIS--元件定義語句 PORT(SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);DATAIN:INSTD_LOGIC_VECTOR(23DOWNTO0);COM:OUTSTD_LOGIC_VECTOR(7DOWNTO0);SEG:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDCOMPONENTDISPLAY;SIGNALS0:STD_LOGIC;SIGNALS1,S2,S3,S4,S5:STD_LOGIC;SIGNALSEL:STD_LOGIC_VECTOR(2DOWNTO0);--定義1個(gè)標(biāo)準(zhǔn)位矢量的位矢量信號(hào)SEL,含有3個(gè)元素SIGNALDOUT:STD_LOGIC_VECTOR(23DOWNTO0);--定義1個(gè)標(biāo)準(zhǔn)位矢量的位矢量信號(hào)DOUT，有24個(gè)數(shù)組元素BEGINU0:CLKGENPORTMAP(CLK=>CLK,NEWCLK=>S0);--名字關(guān)聯(lián)U1:CNT10PORTMAP(S0,CLR,ENA,DOUT(3DOWNTO0),S1);U2:CNT10PORTMAP(S1,CLR,ENA,DOUT(7downto4),S2);--位置關(guān)聯(lián)U3:CNT10PORTMAP(S2,CLR,ENA,DOUT(11DOWNTO8),S3);U4:CNT6PORTMAP(S3,CLR,ENA,DOUT(15DOWNTO12),S4);U5:CNT10PORTMAP(S4,CLR,ENA,DOUT(19DOWNTO16),S5);U6:CNT6PORTMAP(S5,CLR,ENA,DOUT(23DOWNTO20));U7:CTRLSPORTMAP(CLK2,SEL);U8:DISPLAYPORTMAP(SEL(2DOWNTO0),DOUT(23DOWNTO0),COM(7DOWNTO0),SEG(7DOWNTO0));--位置關(guān)聯(lián)方式ENDARCHITECTUREART;六、實(shí)驗(yàn)結(jié)果及總結(jié)仿真波形本設(shè)計(jì)包括兩個(gè)層次，先進(jìn)行底層的分頻器CLKGEN、十進(jìn)制計(jì)數(shù)器CNT10和六進(jìn)制計(jì)數(shù)器CNT6的仿真，再進(jìn)行頂層TIMES的仿真。（2）管腳鎖定文件根據(jù)TIMES的電路結(jié)構(gòu)圖確定引腳的鎖定如下圖所示：（3）系統(tǒng)仿真結(jié)果CLKGEN的仿真結(jié)果如圖所示：CNT6的仿真結(jié)果如圖所示：CNT10的仿真結(jié)果如圖所示：TIMES的仿真結(jié)果如圖所示：從仿真的結(jié)果可以看出，底層的CLKGEN、CNT6、CNT10程序和頂層的TIMES程序都能實(shí)現(xiàn)預(yù)期功能，符合設(shè)計(jì)要求。同時(shí)從系統(tǒng)時(shí)序仿真結(jié)果可以看出，從輸入到輸出有一定的延時(shí)，這正是器件延時(shí)特性的反映。（4）邏輯綜合結(jié)果使用QuartusⅡ13.0進(jìn)行邏輯綜合后，TIMES的RTL視圖如圖所示：（5）實(shí)物仿真

DEA實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)一:數(shù)字秒表的設(shè)計(jì)實(shí)驗(yàn)時(shí)間:2017年10月28號(hào)指導(dǎo)老師:譚會(huì)生學(xué)生姓名:馬嘯韜班級(jí):電子科學(xué)與技術(shù)1503班學(xué)號(hào)通工程學(xué)院2017年10月28號(hào)實(shí)驗(yàn)?zāi)康?學(xué)習(xí)Quartus=2\*ROMANII/ISEDesignSuite軟件的基本使用方法.學(xué)習(xí)GW48系列或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用方法.學(xué)習(xí)VHDL程序的基本結(jié)構(gòu)和基本語句的使用.2.實(shí)驗(yàn)內(nèi)容設(shè)計(jì)并調(diào)試好一個(gè)計(jì)時(shí)范圍為0.01~1h的數(shù)字秒表，并用GW48系列或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)（事先應(yīng)選定擬采用的實(shí)驗(yàn)芯片的型號(hào)）進(jìn)行硬件驗(yàn)證。實(shí)驗(yàn)條件開發(fā)軟件：QuartusⅡ8.0實(shí)驗(yàn)設(shè)備：GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)擬用芯片：EPM7128S-PL844.實(shí)驗(yàn)設(shè)計(jì)（1）系統(tǒng)原理:需設(shè)計(jì)一個(gè)計(jì)時(shí)范圍為0.01s~1h的數(shù)字秒表，首先需要獲得一個(gè)比較精確的計(jì)時(shí)基準(zhǔn)信號(hào)，這里是周期為1/100s的計(jì)時(shí)脈沖。其次，除了對(duì)每一個(gè)計(jì)時(shí)器需設(shè)置清零信號(hào)輸入外，還需要為六個(gè)計(jì)時(shí)器設(shè)置時(shí)鐘使能信號(hào)，以便作為秒表計(jì)時(shí)起、?？刂崎_關(guān)。因此數(shù)字秒表可由一個(gè)分頻器、四個(gè)十進(jìn)制計(jì)數(shù)器（1/100s、1/10s、1s、1min）以及兩個(gè)六進(jìn)制計(jì)時(shí)器（10s、10min）組成，如圖所示。(2)VHDL源程序①CLKGEN的VHDL源程序--CNT9999.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYCLKGENISPORT(CLK:INSTD_LOGIC;--3MHZNEWCLK:OUTSTD_LOGIC);--100HZENDENTITYCLKGEN;ARCHITECTUREARTOFCLKGENISSIGNALCNTER:INTEGERRANGE0TO10#239999#;BEGINPROCESS(CLK)ISBEGINIFCLK'EVENTANDCLK='1'THENIFCNTER=10#239999#THENCNTER<=0;100MHZ，計(jì)數(shù)常熟為30000ELSECNTER<=CNTER+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(CNTER)ISBEGINIFCNTER=10#239999#THENNEWCLK<='1';ELSENEWCLK<='0';ENDIF;ENDPROCESS;ENDARCHITECTUREART;②CNT6的VHDL源程序--六進(jìn)制計(jì)數(shù)模塊LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT6ISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDENTITYCNT6;ARCHITECTUREARTOFCNT6ISSIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,CLR,ENA)ISBEGINIFCLR='1'THENCQI<="0000";ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENIFCQI="0101"THENCQI<="0000";ELSECQI<=CQI+'1';ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(CQI)ISBEGINIFCQI="0000"THENCO<='1';ELSECO<='0';ENDIF;ENDPROCESS;CQ<=CQI;ENDARCHITECTUREART;③數(shù)字秒表源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYTIMESISPORT(CLR:INSTD_LOGIC;CLK:INSTD_LOGIC; CLK2:INSTD_LOGIC;ENA:INSTD_LOGIC; COM:OUTSTD_LOGIC_VECTOR(7DOWNTO0);SEG:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDENTITYTIMES;ARCHITECTUREARTOFTIMESISCOMPONENTCLKGENISPORT(CLK:INSTD_LOGIC;NEWCLK:OUTSTD_LOGIC);ENDCOMPONENTCLKGEN;COMPONENTCNT10ISPORT(CLK,CLR,ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDCOMPONENTCNT10;COMPONENTCNT6ISPORT(CLK,CLR,ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDCOMPONENTCNT6;COMPONENTCTRLSISPORT(CLK:INSTD_LOGIC;SEL:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDCOMPONENTCTRLS; COMPONENTDISPLAYIS PORT(SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);DATAIN:INSTD_LOGIC_VECTOR(23DOWNTO0);COM:OUTSTD_LOGIC_VECTOR(7DOWNTO0);SEG:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDCOMPONENTDISPLAY;SIGNALS0:STD_LOGIC;SIGNALS1,S2,S3,S4,S5:STD_LOGIC;SIGNALSEL:STD_LOGIC_VECTOR(2DOWNTO0)SIGNALDOUT:STD_LOGIC_VECTOR(23DOWNTO0);BEGINU0:CLKGENPORTMAP(CLK=>CLK,NEWCLK=>S0);U1:CNT10PORTMAP(S0,CLR,ENA,DOUT(3DOWNTO0),S1);U2:CNT10PORTMAP(S1,CLR,ENA,DOUT(7downto4),S2);U3:CNT10PORTMAP(S2,CLR,ENA,DOUT(11DOWNTO8),S3);U4:CNT6PORTMAP(S3,CLR,ENA,DOUT(15DOWNTO12),S4);U5:CNT10PORTMAP(S4,CLR,ENA,DOUT(19DOWNTO16),S5);U6:CNT6PORTMAP(S5,CLR,ENA,DOUT(23DOWNTO20));U7:CTRLSPORTMAP(CLK2,SEL);U8:DISPLAYPORTMAP(SEL(2DOWNTO0),DOUT(23DOWNTO0),COM(7DOWNTO0),SEG(7DOWNTO0));ENDARCHITECTUREART;（3）管腳鎖定文件，選擇合適實(shí)驗(yàn)電路結(jié)構(gòu)圖確定引腳的鎖定。5.實(shí)驗(yàn)結(jié)果和總結(jié)系統(tǒng)仿真情況：CLKGEN：TIMES：INT6：INT10：（2）實(shí)物仿真情況：（3）使用QuartusⅡ8.0進(jìn)行邏輯綜合后，TIMES的RTL視圖如圖所示。實(shí)驗(yàn)過程中出現(xiàn)的問題及解決辦法在打代碼的過程中錯(cuò)誤較多，出現(xiàn)標(biāo)點(diǎn)符號(hào)少了的現(xiàn)象，在編輯過程中有些VHDL源程序要根據(jù)實(shí)驗(yàn)要求進(jìn)行更改，沒有完全修改，導(dǎo)致編譯出錯(cuò)。通過這次實(shí)驗(yàn)也使我更加了解了QUARTUSⅡ的使用方法

實(shí)驗(yàn)二：數(shù)字秒表的設(shè)計(jì)EDA實(shí)驗(yàn)報(bào)告專業(yè)：[電子科學(xué)技術(shù)]班實(shí)驗(yàn)二：數(shù)字秒表的設(shè)計(jì)EDA實(shí)驗(yàn)報(bào)告專業(yè)：[電子科學(xué)技術(shù)]班級(jí)：[電科1503班]學(xué)生姓名：陳亦龍指導(dǎo)教師：[譚會(huì)生]實(shí)驗(yàn)時(shí)間：2017.10.28湖南工業(yè)大學(xué)實(shí)驗(yàn)?zāi)康?學(xué)習(xí)Quartus=2\*ROMANII/ISEDesignSuite軟件的基本使用方法.學(xué)習(xí)GW48系列或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用方法.學(xué)習(xí)VHDL程序的基本結(jié)構(gòu)和基本語句的使用.2.實(shí)驗(yàn)內(nèi)容設(shè)計(jì)并調(diào)試好一個(gè)計(jì)時(shí)范圍為0.01~1h的數(shù)字秒表，并用GW48系列或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)（事先應(yīng)選定擬采用的實(shí)驗(yàn)芯片的型號(hào)）進(jìn)行硬件驗(yàn)證。實(shí)驗(yàn)條件開發(fā)軟件：QuartusⅡ8.0實(shí)驗(yàn)設(shè)備：GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)擬用芯片：EPM7128S-PL844.實(shí)驗(yàn)設(shè)計(jì)（1）系統(tǒng)原理:需設(shè)計(jì)一個(gè)計(jì)時(shí)范圍為0.01s~1h的數(shù)字秒表，首先需要獲得一個(gè)比較精確的計(jì)時(shí)基準(zhǔn)信號(hào)，這里是周期為1/100s的計(jì)時(shí)脈沖。其次，除了對(duì)每一個(gè)計(jì)時(shí)器需設(shè)置清零信號(hào)輸入外，還需要為六個(gè)計(jì)時(shí)器設(shè)置時(shí)鐘使能信號(hào)，以便作為秒表計(jì)時(shí)起、停控制開關(guān)。因此數(shù)字秒表可由一個(gè)分頻器、四個(gè)十進(jìn)制計(jì)數(shù)器（1/100s、1/10s、1s、1min）以及兩個(gè)六進(jìn)制計(jì)時(shí)器（10s、10min）組成，如圖所示。(2)VHDL源程序①CLKGEN的VHDL源程序--CNT9999.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYCLKGENISPORT(CLK:INSTD_LOGIC;--3MHZ信號(hào)輸入NEWCLK:OUTSTD_LOGIC);--100HZ計(jì)時(shí)時(shí)鐘信號(hào)輸出ENDENTITYCLKGEN;ARCHITECTUREARTOFCLKGENISSIGNALCNTER:INTEGERRANGE0TO10#239999#;--十進(jìn)制計(jì)數(shù)預(yù)置數(shù)BEGINPROCESS(CLK)ISBEGINIFCLK'EVENTANDCLK='1'THENIFCNTER=10#239999#THENCNTER<=0;--3MHZ信號(hào)變?yōu)?00MHZ，計(jì)數(shù)常熟為30000ELSECNTER<=CNTER+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(CNTER)IS--計(jì)數(shù)溢出信號(hào)控制BEGINIFCNTER=10#239999#THENNEWCLK<='1';ELSENEWCLK<='0';ENDIF;ENDPROCESS;ENDARCHITECTUREART;②CNT6的VHDL源程序--六進(jìn)制計(jì)數(shù)模塊LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT6ISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDENTITYCNT6;ARCHITECTUREARTOFCNT6ISSIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,CLR,ENA)ISBEGINIFCLR='1'THENCQI<="0000";ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENIFCQI="0101"THENCQI<="0000";ELSECQI<=CQI+'1';ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(CQI)ISBEGINIFCQI="0000"THENCO<='1';ELSECO<='0';ENDIF;ENDPROCESS;CQ<=CQI;ENDARCHITECTUREART;③數(shù)字秒表源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYTIMESISPORT(CLR:INSTD_LOGIC;CLK:INSTD_LOGIC; CLK2:INSTD_LOGIC;ENA:INSTD_LOGIC; COM:OUTSTD_LOGIC_VECTOR(7DOWNTO0);SEG:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDENTITYTIMES;ARCHITECTUREARTOFTIMESISCOMPONENTCLKGENISPORT(CLK:INSTD_LOGIC;NEWCLK:OUTSTD_LOGIC);ENDCOMPONENTCLKGEN;COMPONENTCNT10ISPORT(CLK,CLR,ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDCOMPONENTCNT10;COMPONENTCNT6ISPORT(CLK,CLR,ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDCOMPONENTCNT6;COMPONENTCTRLSIS--元件定義語句PORT(CLK:INSTD_LOGIC;--端口說明語句（端口名：端口模式數(shù)據(jù)類型）SEL:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDCOMPONENTCTRLS; COMPONENTDISPLAYIS--元件定義語句 PORT(SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);DATAIN:INSTD_LOGIC_VECTOR(23DOWNTO0);COM:OUTSTD_LOGIC_VECTOR(7DOWNTO0);SEG:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDCOMPONENTDISPLAY;SIGNALS0:STD_LOGIC;SIGNALS1,S2,S3,S4,S5:STD_LOGIC;SIGNALSEL:STD_LOGIC_VECTOR(2DOWNTO0);--定義1個(gè)標(biāo)準(zhǔn)位矢量的位矢量信號(hào)SEL,含有3個(gè)元素SIGNALDOUT:STD_LOGIC_VECTOR(23DOWNTO0);--定義1個(gè)標(biāo)準(zhǔn)位矢量的位矢量信號(hào)DOUT，有24個(gè)數(shù)組元素BEGINU0:CLKGENPORTMAP(CLK=>CLK,NEWCLK=>S0);--名字關(guān)聯(lián)U1:CNT10PORTMAP(S0,CLR,ENA,DOUT(3DOWNTO0),S1);U2:CNT10PORTMAP(S1,CLR,ENA,DOUT(7downto4),S2);--位置關(guān)聯(lián)U3:CNT10PORTMAP(S2,CLR,ENA,DOUT(11DOWNTO8),S3);U4:CNT6PORTMAP(S3,CLR,ENA,DOUT(15DOWNTO12),S4);U5:CNT10PORTMAP(S4,CLR,ENA,DOUT(19DOWNTO16),S5);U6:CNT6PORTMAP(S5,CLR,ENA,DOUT(23DOWNTO20));U7:CTRLSPORTMAP(CLK2,SEL);U8:DISPLAYPORTMAP(SEL(2DOWNTO0),DOUT(23DOWNTO0),COM(7DOWNTO0),SEG(7DOWNTO0));--位置關(guān)聯(lián)方式ENDARCHITECTUREART;（3）管腳鎖定文件，選擇合適實(shí)驗(yàn)電路結(jié)構(gòu)圖確定引腳的鎖定。5.實(shí)驗(yàn)結(jié)果和總結(jié)系統(tǒng)仿真情況：TIMES：實(shí)物仿真情況：忘記拍照了（3）使用QuartusⅡ8.0進(jìn)行邏輯綜合后，TIMES的RTL視圖如圖所示。實(shí)驗(yàn)過程中出現(xiàn)的問題及解決辦法實(shí)驗(yàn)的過程中可能因?yàn)樽约旱碾娔X或者其他的原因，有些仿真無法運(yùn)行，只做出了頂部仿真，下圖結(jié)果是借用同學(xué)電腦弄的其他仿真結(jié)果CLKGEN：INT6：INT10：數(shù)字秒表班級(jí)：電子技術(shù)1503班數(shù)字秒表班級(jí)：電子技術(shù)1503班學(xué)號(hào)生姓名：周桂航指導(dǎo)老師：譚會(huì)生實(shí)驗(yàn)時(shí)間：2017年10月28日EDA技術(shù)實(shí)驗(yàn)報(bào)告EDA技術(shù)實(shí)驗(yàn)報(bào)告 數(shù)字秒表的設(shè)計(jì)實(shí)驗(yàn)?zāi)康?.學(xué)習(xí)QuartusⅡ軟件的使用方法。2.學(xué)習(xí)GW48系列或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用方法。3.學(xué)習(xí)VHDL程序的基本結(jié)構(gòu)和基本語句的使用。二、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)并調(diào)試一個(gè)計(jì)時(shí)范圍為0.01s~1h的數(shù)字秒表，并用GW48系列或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)進(jìn)行硬件驗(yàn)證。三、實(shí)驗(yàn)要求1.畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。2.編寫各個(gè)VHDL源程序。3.根據(jù)系統(tǒng)的功能，選好測(cè)試用例，畫出測(cè)試輸入信號(hào)波形或編好測(cè)試程序。4.根據(jù)選用的EDA實(shí)驗(yàn)開發(fā)裝置偏好用于硬件驗(yàn)證的管腳鎖定表格或文件。5.記錄系統(tǒng)仿真，邏輯綜合及硬件驗(yàn)證結(jié)果。6.記錄實(shí)驗(yàn)過程中出現(xiàn)的問題及解決方法。四、實(shí)驗(yàn)條件1.開發(fā)軟件：QuartusⅡ13.0.2.實(shí)驗(yàn)設(shè)備：GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)。3.擬用芯片：EP3C55F484C7五、實(shí)驗(yàn)設(shè)計(jì)1.設(shè)計(jì)思路要設(shè)計(jì)一個(gè)計(jì)時(shí)范為0.01S~1h的數(shù)字秒表，首先要有一個(gè)比較精確的計(jì)時(shí)基準(zhǔn)信號(hào)，這里是周期為1/100s的計(jì)時(shí)脈沖。其次，除了對(duì)每一個(gè)計(jì)數(shù)器需要設(shè)置清零信號(hào)輸入外，還需為六個(gè)技術(shù)器設(shè)置時(shí)鐘使能信號(hào)，即計(jì)時(shí)允許信號(hào)，以便作為秒表的計(jì)時(shí)起、?？刂崎_關(guān)。因此數(shù)字秒表可由一個(gè)分頻器、四個(gè)十進(jìn)制計(jì)數(shù)器以及兩個(gè)六進(jìn)制記數(shù)器組成，如圖所示。2.VHDL程序（1）3MHz→100Hz分頻器的源程序CLKGEN.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYCLKGENISPORT(CLK:INSTD_LOGIC;--3MHZ信號(hào)輸入NEWCLK:OUTSTD_LOGIC);--100HZ計(jì)時(shí)時(shí)鐘信號(hào)輸出ENDENTITYCLKGEN;ARCHITECTUREARTOFCLKGENISSIGNALCNTER:INTEGERRANGE0TO10#239999#;--十進(jìn)制計(jì)數(shù)預(yù)置數(shù)BEGINPROCESS(CLK)ISBEGINIFCLK'EVENTANDCLK='1'THENIFCNTER=10#239999#THENCNTER<=0;--3MHZ信號(hào)變?yōu)?00MHZ，計(jì)數(shù)常熟為30000ELSECNTER<=CNTER+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(CNTER)IS--計(jì)數(shù)溢出信號(hào)控制BEGINIFCNTER=10#239999#THENNEWCLK<='1';ELSENEWCLK<='0';ENDIF;ENDPROCESS;ENDARCHITECTUREART;六進(jìn)制計(jì)數(shù)器的源程序CNT6.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT6ISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDENTITYCNT6;ARCHITECTUREARTOFCNT6ISSIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,CLR,ENA)ISBEGINIFCLR='1'THENCQI<="0000";ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENIFCQI="0101"THENCQI<="0000";ELSECQI<=CQI+'1';ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(CQI)ISBEGINIFCQI="0000"THENCO<='1';ELSECO<='0';ENDIF;ENDPROCESS;CQ<=CQI;ENDARCHITECTUREART;十進(jìn)制計(jì)數(shù)器的源程序CNT10.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDENTITYCNT10;ARCHITECTUREARTOFCNT10ISSIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,CLR,ENA)ISBEGINIFCLR='1'THENCQI<="0000";ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENIFCQI="1001"THENCQI<="0000";ELSECQI<=CQI+'1';ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(CQI)ISBEGINIFCLK'EVENTANDCLK='1'THENIFCQI<"1001"THENCO<='0';ELSECO<='1';ENDIF;ENDIF;ENDPROCESS;CQ<=CQI;ENDARCHITECTUREART;數(shù)字秒表的源程序TIMES.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYTIMESISPORT(CLR:INSTD_LOGIC;CLK:INSTD_LOGIC; CLK2:INSTD_LOGIC;ENA:INSTD_LOGIC; COM:OUTSTD_LOGIC_VECTOR(7DOWNTO0);SEG:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDENTITYTIMES;ARCHITECTUREARTOFTIMESISCOMPONENTCLKGENISPORT(CLK:INSTD_LOGIC;NEWCLK:OUTSTD_LOGIC);ENDCOMPONENTCLKGEN;COMPONENTCNT10ISPORT(CLK,C