東南大學soc課件3 時序邏輯(1.5學時)

時序邏輯1Review（1）組合邏輯電路：當前的輸出只與當前的輸入有關。靜態(tài)互補CMOS組合邏輯電路用NMOS做PDN，PMOS做PUNNMOS管產生“強零”而PMOS器件產生“強1”2Review（2）如何構建靜態(tài)CMOS組合邏輯電路反向輸出out=xx&xxx|xxxx下拉網絡(NMOS)和上拉網絡(PMOS)以輸出為分界線呈對稱互補關系晶體管數(shù)目相同,邏輯關系相反對于NMOS網絡劃分子模塊，以“與/或”為基本運算與->晶體管串聯(lián)或->晶體管并聯(lián)3Review（3）靜態(tài)互補CMOS組合邏輯的特性全擺幅，高噪聲容限輸出高電平->Vdd,輸出低電平->GND無比電路輸出和晶體管尺寸比例無關低輸出阻抗輸出和電源地總有通路高輸入阻抗輸入有SiO2隔離，輸入電流幾乎為0，直流扇出系數(shù)非常大靜態(tài)功耗極小穩(wěn)定狀態(tài)下無電源地直流通路4Review（4）影響靜態(tài)CMOS組合邏輯電路性能的幾個因素延時和輸入方式有關當輸入A=B=10變化時，延時最小當輸入A=10,B=1變化時，延時最大延時隨著扇入個數(shù)的增多而快速上升避免扇入大于或等于4的情況延時隨著扇出數(shù)的增多而線性增加扇出應小于等于45Review（5）降低大扇入電路的延時的方法逐級加大晶體管的尺寸調整晶體管順序，關鍵路徑上的晶體管靠近輸出優(yōu)化邏輯結構，減少扇入的個數(shù)6Review（6）影響靜態(tài)CMOS組合邏輯電路功耗的因素電壓擺幅物理電容翻轉概率如何降低翻轉概率邏輯重組選擇具有較低的開關活動性的邏輯電路結構輸入排序推遲輸入具有較高翻轉率的信號均衡信號路徑減少毛刺7Review（7）靜態(tài)門的特點是對噪聲具有穩(wěn)定性，具有良好的性能以及低功耗。是最適合于一般要求的邏輯設計類型。但是對于具有大扇入的復合門，互補CMOS就其面積和性能而言代價太大。偽NMOS結構簡單，速度很快，但以減少噪聲容限和增加靜態(tài)功耗為代價。傳輸管邏輯十分適合于實現(xiàn)許多特殊的電路，如多路開關和加法器這樣的以XOR為主的邏輯。動態(tài)邏輯可以實現(xiàn)較快和面積較小的復雜邏輯門。缺點是設計和工作比較復雜，并且由于對噪聲敏感程度的增加而容易失??；需要進行周期性的刷新，于是限制了電路的最低工作頻率。當前的趨勢是互補靜態(tài)CMOS的運用增多。這一傾向是由于在邏輯設計層次上越來越多地運用了設計自動化工具。這些工具的重點是放在邏輯層次而不是電路層次的優(yōu)化上，并且非常重視提高穩(wěn)定性。另一個原因靜態(tài)CMOS比其它方法更適合于按比例降低電壓。8引言組合邏輯電路的特點是，假設有足夠的時間使邏輯門穩(wěn)定下來，那么邏輯功能塊的輸出就只與當前輸入值有關。然而事實上所有真正有用的系統(tǒng)都需要能保存狀態(tài)信息，這就產生了另一類電路，稱為時序邏輯電路。在這些電路中，輸出不僅取決于當前的輸入值，也取決于原先的輸入值。換言之，一個時序電路能記住該系統(tǒng)過去的一些歷史，即它具有記憶功能。9什么是時序邏輯通用有限狀態(tài)機FSM，由組合邏輯和寄存器組成，由寄存器保持系統(tǒng)的狀態(tài)。FSM的輸出取決于當前輸入和當前狀態(tài)。它的下一狀態(tài)由當前狀態(tài)和當前輸入決定并送到寄存器的輸入。在時鐘的上升沿，下一狀態(tài)被復制到寄存器的輸出（在一段傳播延時之后），然后又開始新一輪的循環(huán)。寄存器隨后將不理會輸入信號的變化，直到下一個時鐘上升沿。10存儲類型DCLKCLKQ靜態(tài)（基于正反饋）動態(tài)（基于電容）只要接通電源，靜態(tài)存儲器就會一直保存存儲的狀態(tài)。它是用正反饋或再生原理構成的，其電路拓撲結構有意識地把一個組合電路的輸出和輸入連在一起。當寄存器在較長時間內不被更新時靜態(tài)存儲器最為有用。上電時裝入的設置數(shù)據(jù)就是一個很好的例子。動態(tài)存儲器的數(shù)據(jù)只存儲很短的一段時間，也許只有幾毫秒。工作原理是在與MOS器件相關的寄生電容上暫時存儲電荷。這些電容必須周期性地刷新以禰補泄露的電荷。動態(tài)存儲器比較簡單，具有較高的性能和較低的功耗。11鎖存器和寄存器Latch:電平觸發(fā)Register:邊沿觸發(fā)DClkQClkDQDClkQClkDQ鎖存器是一個電平敏感電路，即在時鐘信號為高電平時把輸入D傳送到輸出Q。此時鎖存器處于透明模式。當時鐘為低電平時，在時鐘下降沿處被采樣的輸入數(shù)據(jù)在輸出端處整個階段都保持穩(wěn)定，此時鎖存器處于維持模式。寄存器是在時鐘上升沿采樣輸入數(shù)據(jù)。12鎖存器(Latch）負鎖存器(CLK=0選擇D輸入)正鎖存器(CLK=1選擇D輸入)高電平透明鎖存器低電平透明鎖存器13基于Latch的時序電路NLatchLogicLogicPLatchfNlatchistransparent

whenf=0Platchistransparent

whenf=114基于MUX的Latch10DQ0CLK1DQ負鎖存器(CLK=0選擇D輸入)正鎖存器(CLK=1選擇D輸入)CLK15基于MUX的Latch的晶體管實現(xiàn)CLK＝1，切斷反饋環(huán)路16基于MUX的Latch僅用NMOS傳輸管實現(xiàn)多路開關CLK＝1，切斷反饋環(huán)路17寄存器基于主從結構的上升沿觸發(fā)寄存器負鎖存器(CLK=0選擇D輸入)正鎖存器(CLK=1選擇D輸入)18基于MUX的寄存器設計19帶復位的寄存器如何加入復位電路？真值表復位值的保持同步、異步？如何加入置位電路？復位、置位的優(yōu)先級同步、異步？20時序參數(shù)tCLKtDtc2qtholdtsutQDATASTABLEDATASTABLE建立時間（tsu）是在時鐘翻轉（對于正沿觸發(fā)寄存器為0->1的翻轉）之前數(shù)據(jù)輸入（D）必須有效的時間。維持時間（thold）是在時鐘邊沿之后數(shù)據(jù)輸入必須仍然有效的時間。假設建立和維持時間都滿足要求，那么輸入端D處的數(shù)據(jù)則在最壞情況下的傳播延時tc-q（相對于時鐘邊沿）之后被復制到輸出端Q。21時序參數(shù)tsetup=tpI1+tpT1+tpI3+tpI2,保證了在傳輸門T2兩端的節(jié)點電壓值相等tc2q=tpT3+tpI6thold=022降低時鐘負載傳輸門的缺點是時鐘信號的電容負載很大。可以直接用交叉耦合反相器來省去反饋傳輸門。23避免時鐘重疊CLKCLKAB(a)電路圖(b)一對時鐘重疊XDQCLKCLKCLKCLK解決方法：兩相不重疊時鐘（P247）24動態(tài)存儲結構簡單需要刷新時鐘重疊靜態(tài)時序電路的存儲：一對交叉耦合的反相器形成了一個雙穩(wěn)元件并且因此可以用來記憶二進制值。動態(tài)時序電路的存儲是將電荷暫時儲存在寄生電容上。25Schmitt觸發(fā)器1、對于一個變化很慢的輸入波形，在輸出端有一個快速翻轉的響應2、電壓傳輸特性表明對正向和負向變化的輸入信號有不同的開關閾值26Schmitt觸發(fā)器對噪聲的抑制把一個含噪聲或緩慢變化的輸入信號轉變成一個“干凈”的數(shù)字輸出信號27CMOSSchmitt觸發(fā)利用正反饋來調節(jié)前級電路的翻轉電平28單穩(wěn)態(tài)電路輸入翻轉觸發(fā)一個單脈沖單穩(wěn)態(tài)電路是每當其靜止狀態(tài)受到一個脈沖或一個翻轉事件觸發(fā)時就產生一個寬度確定的脈沖的電路。29非穩(wěn)態(tài)電路012N-1RingOscillatorsimulatedresponseof5-stageoscillator非穩(wěn)態(tài)電路的輸出在兩個準穩(wěn)態(tài)之間來回振蕩。30壓控振蕩器(VCO)電流可控反相器型電壓控制振蕩器31Review（1）時序邏輯電路輸出不僅取決于當前的輸入值，也取決于原先的輸入值時序邏輯電路的存儲類型靜態(tài)：基于正反饋動態(tài)：基于電容，降低復雜性、高性能、低功耗，抗干擾能力差，有最小刷新頻率要求鎖存器電平觸發(fā)正鎖存器和負鎖存器寄存器邊沿觸發(fā)基于主從結構的上升沿觸發(fā)器：由負鎖存器和正鎖存器構成32Review（2）寄