在器件中引入應(yīng)變硅技術(shù)通過應(yīng)力對溝道作用可以增強(qiáng)載流子遷微技二h

PMOSSi3N4薄膜的內(nèi)應(yīng)力導(dǎo)致器件溝道產(chǎn)生應(yīng)變的原理。其次，使用SentaurusTCAD工具研究了同時(shí)，與柵極高度成正比；2）SiN蓋帽層的本征應(yīng)力的增大而增大；3）關(guān)鍵字：SentaurusThestrainedSilieontechnologyisveryThestrainedSilieontechnologyisveryusefulforthedeviees,andit channel,enhanceperformanceofdeviees,whichfetchesupthelimitationproblemofreducedpmroportionaltechnology.IthasbeengivenhighpriorityandusedinUDSMtechnologyasanewtechnique.ComparedtootherstrainedSilicontechnology,Siliconnitridestraintechnologyismoresimpleintheprocess,hasalowercost,soithasaverygoodprospectsforInthiswork,thesiliconnitridestraintechnologyhasbeenanalyzed.Also，wedecidetostudythestructureofSiPMOS,mainlyanalyzethemechanismofstressintroducing.Then,ThestimulationresultsobtainedfromSentaurusTCADindicatethatthechanneltensilestressofPMOSaremodulatedbyparameterssuchas1)variesdirectlywiththegateheight2)increasedindirectproportiontointrinsicstress,3)increasedindirectproportiontotheSiNthickness4)decreasedindirectproportiontothechannel第1章引 第1章引 課題研究背景及意 國內(nèi)外研究動(dòng) 論文的主要研究工作和內(nèi) 第2章應(yīng)變硅技 應(yīng)變實(shí)現(xiàn)的方 機(jī)械力致應(yīng)變技 全局應(yīng)變技 SiN帽層應(yīng)力引入技 應(yīng)力釋放引入應(yīng)力技 應(yīng)力記憶技 Ge預(yù)非晶化應(yīng)力引入技 應(yīng)變硅材料晶格結(jié)構(gòu)分 應(yīng)變硅材料的能帶結(jié) 應(yīng)變對導(dǎo)帶結(jié)構(gòu)的影 應(yīng)變對價(jià)帶結(jié)構(gòu)的影 應(yīng)變對載流子遷移率的影 應(yīng)變對電子遷移率的影 2.3.2應(yīng)變對空穴遷移率的影 第3章氮化硅致變技 薄膜內(nèi)應(yīng)力研 熱應(yīng) 本征應(yīng) 氮化硅薄膜應(yīng)力產(chǎn)生機(jī) 本征張應(yīng)力氮化硅薄 本征壓應(yīng)力氮化硅薄 4SiN薄膜內(nèi)應(yīng)力導(dǎo)致PMOS溝道產(chǎn)生應(yīng)變的原 應(yīng)變硅器件的TCAD模擬研 SentaurusTCAD軟件簡SentaurusTCAD軟件簡 SiN應(yīng)力層結(jié)構(gòu)PMOS的應(yīng)力分 柵極長度的影 SiN薄膜本征應(yīng)力的影 SiN薄膜厚度的影 多晶硅柵極高度的影 4.3小 511.111.1MOSFET性能的重要辦法[1]。然而，隨著半導(dǎo)體微納加工技術(shù)的發(fā)應(yīng)、DIBL效應(yīng)，這些都會(huì)是器件的性能大大下降【1。工藝的開發(fā)。新材料技術(shù)，包括互聯(lián)（Cuk介質(zhì)、柵極（k介質(zhì)，盡數(shù)柵電（SOI目前卻還沒有新的器件能在與主流硅工藝兼容的情況下完全替代SiCMOS或（CNT10～20年時(shí)間里在物理性質(zhì)、工P-MOSFET（2.5倍【1【1在研究GexMOSFET[7-10]。因此，開發(fā)新的建模、計(jì)算方法，利用適當(dāng)?shù)能浖?，通過模擬研究獲得這研究SiN薄膜內(nèi)應(yīng)力導(dǎo)致PMOS溝道產(chǎn)生應(yīng)變的原理[11-15]。TCAD工具來對應(yīng)變硅器件進(jìn)行全面的應(yīng)力分布模擬分析和研究也是十分必要Si3N4薄膜的內(nèi)應(yīng)力導(dǎo)致器件溝道產(chǎn)生應(yīng)變的原理，同時(shí)，運(yùn)SentaurusTCAD軟件對覆蓋SiNPMOS晶體管硅溝道中的應(yīng)力MOS管溝道應(yīng)變的影響，SiMOS場效應(yīng)管由于固有的70%[16]NMOS的電子遷移率比體硅（BulkSi）NMOS2000年，東芝公司的Mizuno等人首次報(bào)道研制出了基于應(yīng)變SiSOI（SSOI，即應(yīng)變硅絕緣體上硅）NMOSPMOS[17]Hock等人提出了雙異質(zhì)結(jié)應(yīng)S0.522Geo．48Si0.17Ge0．835nm厚的應(yīng)2002年，IBMRimNMOS器件的驅(qū)動(dòng)電流提高了15%，PMOS器件的驅(qū)動(dòng)電流提高了7%～10%[19]。同年8月，Intel宣布將90nm與應(yīng)變Si技術(shù)結(jié)合用于新的產(chǎn)品中[20]。2003年的SymposiumonVLSITechnology_LAMD的科學(xué)家們運(yùn)用Ni--silicidedSinMOS35nm45％[21]SSiGe技術(shù)研究方面相對比較落后，開展研究的主要是一些高等UHV/CVDSiGeSGE4000．5rtm工藝SiGepMOSFETnMOSFET，其跨導(dǎo)分l10ms/mm290ms/mm。電子科技大SiGeSi技術(shù)，也取得了重要進(jìn)展。復(fù)旦大學(xué)主要進(jìn)SiGeSi技術(shù)，也取得了重要進(jìn)展。復(fù)旦大學(xué)主要進(jìn)UHVCVDSiGe緩沖層方面的報(bào)MOSFET1.3論文的主要研究工作和內(nèi)Si時(shí)代新型超高速低功耗集成電路最有的發(fā)展歷程；其次，研究了應(yīng)變硅技術(shù)的的原理；然后，研究了SiN的致應(yīng)變技SiPMOS器件結(jié)構(gòu)，運(yùn)用“分段模型”Si3N4薄膜的內(nèi)應(yīng)力導(dǎo)致器件TCAD仿真研究結(jié)果表明，POMS1）22.1應(yīng)變22.1應(yīng)變實(shí)現(xiàn)的方NMOS溝道采用張應(yīng)變，PMOS溝道采用壓應(yīng)變。MOS器件的溝道中引入應(yīng)變可歸為兩類不同的方法：一類是襯底致應(yīng)變（substrate-inducedstrain2.1.1MOSSi【292.1（a）Si（100）2.1（a）Si（100）化而變化。例如,0.mm的位移時(shí),圓片表面其他各點(diǎn)產(chǎn)生的應(yīng)力情況如圖2.2?？梢钥吹?原片表面各點(diǎn)受到的應(yīng)力可以分解為切向(θ的方向)和徑向(г的方向)之這兩個(gè)方向。切向方向的應(yīng)力始終是張應(yīng)2.22.1.2全局應(yīng)變技應(yīng)變薄層就是典型的全局應(yīng)變技術(shù)"SiSiGe的晶格失配,SiGe2.3SiPMOSNMOS都可以應(yīng)用的雙軸應(yīng)力,并能同時(shí)提高PMOS和NMOS器件的性能"缺點(diǎn)是只有在低電場和高應(yīng)變情況下,PMOSNMOS器件2.1.3源/漏（S/D）植入致應(yīng)變技PMOSSSiGe生長【31】,NMOSS/D區(qū)分力;SiCSi的小,就會(huì)在溝道中產(chǎn)生張應(yīng)力。用這種方法引入的應(yīng)眾所周知,CMOSPMOS的制約,因此,任何技術(shù)如果能夠把PMOS的性能提高到NMOS的水平都被認(rèn)為是有利的。相對于標(biāo)準(zhǔn)PMOS器件,采用植入SiGe源漏技術(shù)(見圖2.4),在短溝道器件中產(chǎn)生的應(yīng)力可達(dá)2.4源/漏注入SiGePMOS2.1.4SiN2.4源/漏注入SiGePMOS2.1.4SiN帽層應(yīng)力引入技2.5[32]2.5SiN這種雙應(yīng)力線結(jié)構(gòu)在Si溝道中產(chǎn)生縱向單軸張應(yīng)力和壓應(yīng)力,來同時(shí)提高n溝NMOS11%,PMOS20%種類型的MOS性能提高,而另一種MOS的性能或者降低或者沒有提高。由于該生長工藝的多樣性,SiN薄膜應(yīng)力產(chǎn)生的具體原因。有工藝文獻(xiàn)報(bào)道,SiNHSiN應(yīng)力引入類型的手,HSiNHx的晶格常數(shù),并與硅的晶格常數(shù)進(jìn)行比對,以期獲得不H組份下應(yīng)力的類型。然后進(jìn)行鍵能相關(guān)的動(dòng)力學(xué)和熱力學(xué)計(jì)算,并配合一些材料現(xiàn)代分析手段,結(jié)合目前已報(bào)道的一些工藝技術(shù)參數(shù),優(yōu)化出所需的SiNHx材料2.1.5應(yīng)力釋放引入應(yīng)力【33】的方法是一種在CMOS器件中引入應(yīng)力的新方法,2.1.5應(yīng)力釋放引入應(yīng)力【33】的方法是一種在CMOS器件中引入應(yīng)力的新方法,以SiGeSi為例,其原理是:SiSiGeSi的應(yīng)力作用,SiGe層中產(chǎn)生一個(gè)壓應(yīng)力,SiGeSi溝道能夠產(chǎn)生張應(yīng)力,SiGe層刻蝕掉一部分,SiGe層在橫向方向就會(huì)變成弛豫的,然后再在其上邊和兩邊的刻蝕槽中生長一層SiSi層由于受其下方弛豫SiGe層的作用就會(huì)受到張應(yīng)變,從而可以用來制作NMOS器件。這種方法也可以NMOSPMOS的效果。通過應(yīng)力釋放產(chǎn)生應(yīng)力的方法需要工藝上選擇合適的SiSiGe層的厚度,另外小尺寸下的刻蝕應(yīng)力記憶技術(shù)[34]是一種在小尺寸CMOS器件上引入應(yīng)力的方法,通過淀積再SiNMOS器件上先生長一層無定Si,SiSiINSiN薄膜會(huì)對下SiSiN薄膜后,Si層由于分子的重新排列會(huì)對薄膜的壓力產(chǎn)生一個(gè)記憶的效果,從而繼續(xù)對其下的MOS溝道層產(chǎn)生應(yīng)力。這種方法在制作工藝上需要考慮如何淀積無定型Si,另外,如何獲2.1.7Ge利用Ge預(yù)非晶化PMOS源漏延伸區(qū)對Si溝道誘生一個(gè)大的壓應(yīng)力[35],從而顯力。整個(gè)過程如圖2.7所示力。整個(gè)過程如圖2.7所示構(gòu)，其中Si的晶格常數(shù)aSi為0.5431nm，而Ge的晶格常數(shù)aGe為0．5658nm，所以aSi1-xGex=(1-x)aSi+x(2-其理論上遵從Vegard定則【36】aSi1-xGex=0.5431+0.200326x+0.023272aSi1-xGex=0.5431+0.01992x+0.0002733x（2-兩種不同材料形成異質(zhì)結(jié)時(shí)可用“晶格失配”來描述其晶格常數(shù)的差別，其定義為a1-a2f（2-mismatchfmismatch=SiGefmismatch=SiGe-（2-us=-（2-u-2.3應(yīng)變硅材料的能帶結(jié)圖 偏移，從而影響了禁帶寬度的改變[17]2.3.1應(yīng)變對導(dǎo)帶結(jié)構(gòu)的偏移，從而影響了禁帶寬度的改變[17]2.3.1應(yīng)變對導(dǎo)帶結(jié)構(gòu)的影在水平面內(nèi)，如圖2.9(a)所示。其中，導(dǎo)帶最小值位于0.85（b）雙軸張應(yīng)變作用下應(yīng)變的導(dǎo)帶結(jié)Si應(yīng)變Si的導(dǎo)帶結(jié)Δ2，在垂直方和一組四度簡并的能谷谷Δ2Δ4的能量極小值升高[32]2-4(b)慮SiSi1-和Δ4之間的能級(jí)差為[38]（2-式中，xSi1-xGexGe由于應(yīng)力使二度簡并能谷Δ2變低，電子將優(yōu)先占據(jù)該能谷。而且隨著GexΔ2Δ4之間的能量差加大，E=AK2–[B2K2+C2(K2K2+K2K2+K2K2（2-4 2E2(k)=Ak-（2-2.10SiE-kΛ=44meV圖 Si的價(jià)帶結(jié)構(gòu)和輕、重空穴帶及自旋軌道能帶的等能E(k)=(A+1B)k+(A-B)k+（2-22H^ 21（2-E(k)=(A-B)k+(AE(k)=(A+1B)k+(A-B)k+（2-22H^ 21（2-E(k)=(A-B)k+(A+B)k+22L^ 2其中，EH(k)指重空穴帶，EL(k)指輕空穴帶，k2⊥=k2k2//=k2z=2e=22D(s-s（2- 311（2-9E(k)=(A+B)k+(A-B)k+22H^ 6311（2-10E(k)=(A-N)k+(A+N)k+22L^ 63分別沿[110]和[112]晶向，k3沿[111]晶向，N2=9B2+3C223=2e=22D(s/（2- 30是[111]晶向上重，輕空穴帶的能量偏移量，s44是硅的依附系數(shù)，Du圖 圖中的能量E指的是電子的能量，空穴能量與之是相反的關(guān)系，為負(fù)。反之類(圖1222'2E–(k)=2m圖中的能量E指的是電子的能量，空穴能量與之是相反的關(guān)系，為負(fù)。反之類(圖1222'2E–(k)=2mkkk–e+2e123002B N（2-=A–1222=A–1=ABh–N12 b1)1/2)1/（2-h==11+3b1)1/2)1/（2-h==11+3b21+3b其中，β00=ε/ε。公式(2-16)-(2-19)中上面的符號(hào)對應(yīng)重空穴帶，下面的為輕空穴和（2-=(e+3e'2)1/DE 在公式(2-16)(ε20+3ε'201/2/2是沿[110]2.13給旋-2.13中，可以看到在雙軸應(yīng)力作用下，等能面的三個(gè)軸向不同，而且壓應(yīng)力作用下，輕空穴帶在重空穴帶之上[39]圖[2.4應(yīng)變對載流子遷移率的影μvd，即m=vd/表示，t稱為動(dòng)量弛豫時(shí)間（在簡單情況下，t表示，t稱為動(dòng)量弛豫時(shí)間（在簡單情況下，tm=qt/式中，q是電子電荷；m2.4.1應(yīng)變對電子遷移率的影SiMOSFETΔ4，其中，二度簡并能谷的能量降低（2.14所示）[40]Δ2Δ4圖 Si與應(yīng)變硅MOSFET溝道反型層中導(dǎo)帶結(jié)對于生長在(100)mtΔ4m對于生長在(100)mtΔ4ml可以知道m(xù)t<ml，因此，在雙軸張應(yīng)力的作用下，電導(dǎo)有效質(zhì)量中mt的成分增2.3.2應(yīng)變對空穴遷移率的影2.1533.1薄膜內(nèi)33.1薄膜內(nèi)應(yīng)力研一般來說,,的應(yīng)力分為外應(yīng)力和內(nèi)應(yīng)力,外應(yīng)力為薄膜所接受外部施加的力;內(nèi)應(yīng)力是在薄膜生長和制造過程中,薄膜內(nèi)部產(chǎn)生的應(yīng)力。薄膜的內(nèi)應(yīng)力包括熱應(yīng)力和本征應(yīng)力兩部分,薄膜的熱應(yīng)力來源于薄膜和硅片熱膨脹系數(shù)的不同以及沉積溫度與測量溫度的不同;而薄膜本征應(yīng)力的形成機(jī)制尚未有定論,認(rèn)為與薄膜內(nèi)部價(jià)鍵結(jié)構(gòu)以及游SiN3.1.1熱應(yīng)若氮化硅薄膜的沉積溫度與測量溫度不同時(shí),則薄膜中存在著熱應(yīng)力。熱應(yīng)力的形成機(jī)制較簡單,從沉積溫度冷卻到測量溫度時(shí),薄膜與硅片都要收縮,但收縮程,則薄膜傾向于更大的收縮,張應(yīng)力,硅片受壓應(yīng)力;若硅片的熱膨脹系數(shù)較大,則薄膜受壓應(yīng)力,硅片受張應(yīng)力。06℃1,,2.6×106℃1計(jì)算得到的熱應(yīng)力值沉積溫度為100～400℃時(shí)薄膜的熱應(yīng)力在a至3.1.2本征應(yīng)SiN單質(zhì)含量作為影響本征應(yīng)力的主要因素,對薄膜本Si或N單質(zhì)填充到空洞中,游離的單質(zhì)分子對空洞周圍的薄膜分子產(chǎn)生擠壓力,3.2在沉積氮化硅薄膜的過程中,選擇合適的沉積工藝制作的接近標(biāo)準(zhǔn)化學(xué)計(jì)量比的氮化硅薄膜,i3.2在沉積氮化硅薄膜的過程中,選擇合適的沉積工藝制作的接近標(biāo)準(zhǔn)化學(xué)計(jì)量比的氮化硅薄膜,iN單質(zhì)含量少,膜層均勻且致密性好,薄膜的本征應(yīng)力較小,內(nèi)應(yīng)力主要是熱應(yīng)力;若氮化硅薄膜的沉積工藝發(fā)生變化,薄iN單質(zhì)含量較多,此時(shí)薄膜具有較大的本征應(yīng)力,薄膜的內(nèi)應(yīng)力表現(xiàn)為本征應(yīng)力和熱應(yīng)力疊加的結(jié)果。本征應(yīng)力很大程度上決定了通過測量得到的薄膜應(yīng)力。SiNSi/N閃含3.2.1NH3SIH4PECVD(等離子體增強(qiáng)化學(xué)氣相淀積)以SiNxHy薄膜時(shí),主要進(jìn)行了以下三個(gè)步驟的反應(yīng)陣【42】:(a)乙硅烷和氨基硅烷基團(tuán)濃縮反應(yīng)而在次表面進(jìn)行的多余氫的釋放過程;(c)Si-N3.23.2（a）（b）Si-H3.2（a）（b）Si-HN-H性降低,變得疏松,Si-N-Si-N鍵,3.3H3.4H3.33.4可見,H3.63.6（a）Si-HSi-HN-H鍵,3.6(c)中所示,H的剔除量可達(dá)最大,相應(yīng)地可以得到最大幅度的應(yīng)力變化。在這種薄膜中,H鍵斷裂后可提N-H鍵的濃度足夠高,3.16(a)（b)中所示,H的能力就會(huì)受到限制。這類薄膜中,H后由于沒有足夠多的所需反應(yīng)物,Si-N鍵。由SiN,Si-SiN-N鍵。從能量角度新奪回自由H,這些H填補(bǔ)了部分微孔,降低了疏松性,從而限制了大的張應(yīng)力的形與相應(yīng)的低壓化學(xué)汽相淀積(LPCVD)相比較,PECVDPECVD工藝中較高的表面反應(yīng)速率PECVD工藝中較高的表面反應(yīng)速率,存在淹沒較慢的次表面濃縮反應(yīng)的趨勢,使得收縮程度降低,LPCVD工藝中,較高的襯底溫度和方法得到較大應(yīng)力的限制在于所需的溫度較高,600℃,盡管和90nmCoSi具有良好的兼容性,65nm45nm工藝中LPCVD成為可能,在制備高應(yīng)力氮化硅薄膜方面,現(xiàn)在已有很多的值得注意的替代PECVD250500℃的低溫淀積,避免了高溫下氣體雜質(zhì)的再分布,也避免了金由于PECVD淀積具有較高的氮化硅薄膜產(chǎn)能,且在熱預(yù)算方面和CoSi和NiSi接觸層具有良好的兼容性,PECVD的研究。通過對標(biāo)準(zhǔn)工藝條件3.2.2對氮化硅而言,已有一種方法可以對應(yīng)力進(jìn)行控制,PECVD反應(yīng)器膜,400℃溫度下對工藝條件進(jìn)行了優(yōu)化膜,400℃溫度下對工藝條件進(jìn)行了優(yōu)化,LF/HF比值、較低的壓強(qiáng)3.7采用上述方法得到了高達(dá)-2.2GPa3.173.8 SiNPMOS3.10(a)3.10(a)、3.11(a)、3.12(a)3.13(a)所示,SiN膜分成三個(gè)不同的區(qū)域,建立“分段分析模型”,分別對三個(gè)區(qū)域的SiN膜對溝道產(chǎn)生的應(yīng)力影響進(jìn)行分和3.14可以得出,對于沿溝道長度的方向,SiN膜對溝道產(chǎn)生了壓應(yīng)力,這主要?dú)w因于源/SiN膜的作用,SiN膜和柵區(qū)上方SiN膜雖對溝道產(chǎn)生了一定的壓應(yīng)力,但壓應(yīng)力比較小,3.15所示,在源/SiN膜附近,SiN膜,在化學(xué)鍵的作用下會(huì)發(fā)膨脹力將帶動(dòng)源/漏結(jié)構(gòu)發(fā)生膨脹。而器件沿X軸的總長度恒定,即當(dāng)源/漏結(jié)構(gòu)然而,在進(jìn)行了上述分析之后,3.14中可以發(fā)現(xiàn),SiNSiN膜對溝道產(chǎn)生的應(yīng)力影響進(jìn)行分析,并與先前的方法進(jìn)行對比。具體而言,如圖3.16(a)、3.17（a）和3.18(a)所示,將SiN膜分割成如下兩部3.17(b)3.18(b),SiN膜分別作用所產(chǎn)生的應(yīng)力示意分,目的亦是為了區(qū)分每個(gè)不同區(qū)域的SiN膜對器件沿溝道長度方向上的應(yīng)力的而由圖3.20可以得出,對于沿溝道長度的方向,壓應(yīng)力SiN,對溝道產(chǎn)生應(yīng)力,柵SiN膜、源/SiNll作用大體相等。源/漏正上方的SiN膜對溝道所施加的作用本文先前已經(jīng)有所論述,而當(dāng)柵與側(cè)墻正上方的由于該壓應(yīng)力SiN膜會(huì)發(fā)生膨脹,使得溝道部分被迫發(fā)生“壓縮”,進(jìn)而被施加了壓應(yīng)3.19SiN膜,“閉環(huán)結(jié)構(gòu)在進(jìn)行了上述兩次分析之后可以發(fā)現(xiàn),3.20在進(jìn)行了上述兩次分析之后可以發(fā)現(xiàn),3.20中可以得知,SiN膜的應(yīng)力并不等于“分段分析模型”的三部分、“‘閉環(huán)’分析模型”的兩部分各區(qū)域在溝道SiN膜的整體結(jié)構(gòu)進(jìn)行“破壞”,即在SiN膜的源/50mn的孔,3.21(b)3.22(b),可以發(fā)現(xiàn),兩圖中的器件溝道本征應(yīng)力是有區(qū)別的,SiNSiNSiN膜進(jìn)行這樣的劃分,目的亦是為了區(qū)分SiN膜在這兩種作用下,對器件沿溝道長度方向3.23可以得出,對于沿溝道長度的方向,SiN應(yīng)力,而“開孔”SiN膜所施加的壓應(yīng)力則小了很多,這是因?yàn)閴簯?yīng)力SiN膜的整3.233.24所示的壓應(yīng)力SiN膜具有膨脹的趨勢,Si晶片上SiN膜來講,SiN膜會(huì)使得晶片發(fā)生上凸的變形,從而使底部的晶片發(fā)生壓縮,SiN膜一旦被破壞以發(fā)現(xiàn),總體SiN膜的應(yīng)力作用約為三模型分別作用的總和,即整體SiN膜的應(yīng)力等SiN膜整體完整性在溝道產(chǎn)生的應(yīng)力的總和。SiN4應(yīng)變硅器件的TCAD4.1SentaurusTCAD4應(yīng)變硅器件的TCAD4.1SentaurusTCAD軟件簡SynopsysTCADSentaurusProcess，是目前工具。SentaurusProcess面向當(dāng)代納米級(jí)工藝制程，全面支持小尺寸效應(yīng)的仿真，工藝級(jí)優(yōu)化乃至芯片產(chǎn)品的開發(fā)周期。SentaurusProcess收入了諸多近期發(fā)展出來的小尺寸模型，例如：高精度的刻蝕模型及淀積模型、基于Crystal-TRIM的蒙特卡羅(MonteCarlo)離子注入模型、離子注入校準(zhǔn)模型、注入分析模型和注入損傷模材料、新結(jié)構(gòu)和新效應(yīng)的仿真能力。在應(yīng)力模型方面，SentaurusProcess在滿足現(xiàn)便可以使用新一代應(yīng)力模型來實(shí)現(xiàn)這一仿真要求。SentaurusProcess中晶格失配的SiCGaNAlGaN等其它重要的襯底材料。SentaurusDevice電CMOSSentaurusDevice內(nèi)嵌的各種應(yīng)力物理模型，可以4.2SiN應(yīng)力層結(jié)構(gòu)PMOS的應(yīng)力分開研究，并逐個(gè)討論一些主要的器件參數(shù)對開研究，并逐個(gè)討論一些主要的器件參數(shù)對應(yīng)力分布的影響。NMOS器件柵90nm120nm2.5nm，側(cè)墻厚度35nm，Si3N4厚度為Si3N4薄膜的本征應(yīng)力2GPa4.1（a）給出了溝道X方向應(yīng)力分σxx的分布，4.1（b）給出了溝σyy的分布（b）可以看出SiN薄膜在溝道中分別引入了壓應(yīng)力分量sxx和張應(yīng)力分量yy圖4.2（a）給出了溝道中部分應(yīng)力分量sxx（所有點(diǎn)都在直線Y=2nm上由圖可知，溝道應(yīng)力分布比較均勻，溝道中部的sxx略低于兩側(cè)。圖4.2（b）給出了溝道下表2nm處應(yīng)力分量syy的橫向分布（所有點(diǎn)都Y=2nm上，應(yīng)力分布也是比較均勻的，和sxx相反，溝道中部的syy略微高于溝道兩側(cè)，相差不10MPa0--------800-0-80-60-40--60-40- 20400 （b）PMOS溝道下方Y(jié)=2nm應(yīng)力分量sxx橫向分應(yīng)0--------800-0-80-60-40--60-40- 20400 （b）PMOS溝道下方Y(jié)=2nm應(yīng)力分量sxx橫向分應(yīng)力分量syy4.2.1首先在SiN2GPa、薄膜厚度130nm、柵極高度120nmsxx的橫向分布，4.3（b）給出了在不同溝道長度下，溝道下方2nm處的應(yīng)圖4.4（b）給出了溝道平均張應(yīng)力0---140-120-100-80-60-40-20020406080100120x-0--140-120-100-80-60-40-020406080100120x4.3（a）不同溝道長度下，溝道下方（b）不同溝道長度下，溝道下方處的應(yīng)力分量應(yīng)力分量syy橫向分xx橫向分處StressStress(MStress0 60708090100110120130140150160170（b）溝道平均張應(yīng)力syy和與柵的關(guān)系4.4（a）溝道平均壓應(yīng)力sxx的關(guān)系4.2.2SiN薄膜0 60708090100110120130140150160170（b）溝道平均張應(yīng)力syy和與柵的關(guān)系4.4（a）溝道平均壓應(yīng)力sxx的關(guān)系4.2.2SiN薄膜本征應(yīng)力的影90nm120nm、SiN130nm35nm等參數(shù)固定不變的情況下，研SiN薄膜的本征應(yīng)力對溝道應(yīng)力和器件性能的影響。圖4.5（a（b）和張應(yīng)力4.6（a（b）yyxx張應(yīng)力yy的當(dāng)本征應(yīng)力從0.5GPa增大到3GPa時(shí)，平均壓應(yīng)力150MPa增大到xx1000MPa610MPa75MPa倍。由此可見，本征應(yīng)力的改變對溝道應(yīng)力的影響很明顯0-0- x x4.5（a）不同SiN本征應(yīng)力下，溝道下2nm處壓應(yīng)力sxx橫向分布（b）不同SiN本征應(yīng)力下，溝道下2nm處張應(yīng)力sxx橫向分布StressStressss sxxSiN本征應(yīng)力的（b）溝道下方2nm處，平均張syySiN本征應(yīng)力的4.2.3SiNss sxxSiN本征應(yīng)力的（b）溝道下方2nm處，平均張syySiN本征應(yīng)力的4.2.3SiN薄膜厚度的影SiN薄膜厚度對溝道應(yīng)力和器件性能的影響。圖47（a（b）不同SiN薄膜厚度下，溝道表面下2nm處壓應(yīng)力xx和張應(yīng)力syy的橫向分布48（a（b）2nm處平均壓應(yīng)力sxx和平均張應(yīng)力syySiN薄膜厚度的關(guān)系?？梢钥闯鯯iN薄膜厚度100nm增加200nm時(shí)平壓應(yīng)力sxx650MPa725MPa，增加11.5%58MPa到了25MPa，減小56.9%0-------0----- x x2nm處壓應(yīng)力sxx的橫向分（b）不同SiN薄膜厚度下，溝道表面2nm處張應(yīng)力syy的橫向分StressStresss100110120130140150160170180190圖4.8（a）溝道表面下s100110120130140150160170180190圖4.8（a）溝道表面下2nm處平均壓應(yīng)sxxSiN薄膜厚度的（b）溝道表面下2nm處平均張syySiN薄膜厚度的4.2.4在柵長90nm、SiN薄膜本征應(yīng)柵氧化層厚2.5nm等參數(shù)固定不變的情況下研究柵極高度對溝道應(yīng)力和器件性的影響圖4.9(a)(b)分別是不同高度多晶硅柵下，溝道表面處壓應(yīng)力sxx和應(yīng)力yy0---0- -- x-80-70-60-50-40-30-20-10010203040506070x圖 2nm處壓應(yīng)力sxx的橫向分2nm處張應(yīng)力syy的橫向分4.10（a（b）2nm，平均壓應(yīng)力sxx和平均張應(yīng)力syy多晶硅柵高度的關(guān)系StressStress0--s7080900--s708090-7080904.10（a）2nm，平均壓應(yīng)力（b）2nmsxx與多晶硅柵高度的關(guān)syy與多晶硅柵高度的關(guān)壓應(yīng)力sxxyy。則隨著多晶硅柵高度的增加在減小4.3小SynopsysTCADSentaurusSiN壓PMOSPMOS應(yīng)變硅力的增大而增大；3）SiN薄膜厚度的增加而增加；4）隨著多晶硅柵高度的增Stress(M55iMS并推動(dòng)集成電路繼續(xù)遵循摩爾定律發(fā)展的新技術(shù)。應(yīng)變硅技術(shù)的主要優(yōu)點(diǎn)是通過MS工藝兼容，因此能夠以較小的成本獲得器件性能的較大改善。Si的能帶結(jié)構(gòu)和遷移率的影PMOS器件的結(jié)構(gòu)，運(yùn)用“分段分析模型”、“‘閉環(huán)’分析模型”和“整體分析模型”SiN薄膜內(nèi)應(yīng)力導(dǎo)致PMOSSynopsys公司推出的新一代TCAD工藝級(jí)仿真工具SentaurusProcess對覆蓋壓應(yīng)力Si3N4薄膜的POMS應(yīng)變器件進(jìn)行了模擬研究。以發(fā)現(xiàn),總體SiN膜的應(yīng)力作用約為三模型分別作用的總和,即整體SiN膜的應(yīng)力等及SiN膜整體完整性在溝道產(chǎn)生的應(yīng)力的總和。SiN膜對溝道內(nèi)的壓應(yīng)力是通過可以顯著增加溝道壓應(yīng)力進(jìn)而提高器件的電流驅(qū)動(dòng)能力。(4)SiN覆蓋層的本征應(yīng)力的增大而增大(5)溝道壓應(yīng)力隨SiN薄膜厚度的增加而增加。(5)分析模型”、“‘閉環(huán)’分析模型”和“整體分析模型”及TCAD軟件的使用，加深了[1]克里斯托弗.H.[1]克里斯托弗.H.洛夫洛克.服務(wù)營銷(第三版).北京:中國人民大學(xué)出版社[2].李競春，楊沛峰，楊謨?nèi)A，等Si1-xGex/Si應(yīng)變材料的生長及熱穩(wěn)定性研究[J].2002，32(2):40-[4].RimK,AndersonR,andBoydD.StrainedSiCMOS(SSCMOS)Technology:OpportunitiesandChallenges[J].Solid-StateElectronics,2003,47(7):1133-1139.[5].GhaniT,ArmstrongM,andAuthC.A90nmHighVolumeManufacturingLogicTechnologyFeaturingNovel45nmGateLengthStrainedSiliconCMOSTransistors[C].IEDMTech.Dig.WashingtonDC,USA.2003,978–980.[6].ThompsonSE,ArmstrongM,andAuthC.A90-nmLogicTechnologyFeaturingStrained-Silicon[J].IEEETrans.Elec.Dev.,2004,51(11):1790-1797.[7].LiJH,DomenicucciA,andChidambarraoD,StressandStrainMeasurementinSemiconductorDeviceChannelAreasbyConvergentBeamElectronDiffraction[C].Mater.Res.Soc.Symp.SanFrancisco,USA.2006,0913-D05-03.[8].AngKW,ChuiKJ,andBliznetsovV.LatticeStrainAnalysisofTransistorStructureswithSilicon-GermaniumandSilicon-CarbonSource/DrainStressors[J].Appl.Phys.Lett.,2005,86(9):093102.DevicesbyCBED:ATutorialwithRecentResults[J].ECSTransactions,2006,2(2):541-547.[10].ZhangP,IstratovAA,andHeHF.AnalysisofNano-scaleStressinStrainedSiliconMaterialsandMicroelectronicsDevicesbyEnergy-filteredConvergentBeamElectronDiffraction[J].ECSTransactions,2006,2(2):559-[11].ChristiansenS,AlbrechtM,andStrunkHP.StrainedstateofGe(Si)islandsonSifiniteelementcalculationsandcomparisontoconvergentbeamelectron-diffractionmeasurements[J].Appl.Phys.Lett.,1994,64(26):3167-3619.[12].BenabbasT,FrancoisP,andAndroussiY.StressrelaxationinhighlystrainedInAs/GaAsstructuresasstudiedbyfiniteelementanalysisandtransmissionelectronmicroscopy[J].J.Appl.Phys.,1996,80(5):2763-[13].LiuGRandJerrySS[13].LiuGRandJerrySSQ.AfiniteelementstudyofthestressandstrainfieldsofInAs57quantumdotsembeddedinGaAs[J].Semicond.Sci.Technol.,2002,17(6):630-643.Appl.Phys.Lett.,2002,80(5):740-[15].YinH,HobartKD,andKubFJ.StrainpartitionofSi/SiGeandSiO2/SiGeoncompliantsubstrates[J].Appl.Phys.Lett.,2003,82(22):3853-3855.[16].WelserJ,HoytJL,andGibbonsJF.Evidenceofreal-spacehot-electrontransferinhighmobility,strained-SimultilayerMOSFETs[C].IEDMTech.Dig.WashingtonDC,USA.1993,545-[17]WalleCGVd.Bandlineupsanddeformationpotentialsinthemodel-solidtheory.ReviewB,1989,39(3):1871-[18]GHock，EKohn,CRosenblad,eta1．Highholemobility[19].RimK,ChuJ,ChenH,etal.Charactersisticsanddevicedesignofsub-100nmstrainedSiN-andPmosfet’s[C].Symp.VLSITechnology.Honolulu,Hawaii,USA.2002,98-99.[20]JLHoyt,HMNayfeb,SEguchi．StrainedSiliconMOSFETtechnology．IntemationalElectronDevicesMeetingTechnicalDigest．2002，Dec．23—26．onVLSITechnologyDigestofTechnicalPapers．2003．101．102．[22]ZubiaD,HerseSD，KhraishiT．Strainpartitioningincoherentcompliant[23]HYin,KDHobart，F(xiàn)JKub．StrainpartitionofSi／SiGeandSi02／SiGeoncompliant.].TechniqueForStrongHoleMobilityEnhancementon35nmGateLengthpMOSFETs[J].IEEETransactionElectronDevice,2007,54(6):1394-1401.[27]XuQX,DuanXF,QianH,etal.HoleMobilityEnhancementofPMOSFETswithStrainInducedbyGePre-amorphizationImplantationforSource/DrainExtension[J].IEEEElectronDeviceLetter,2006,27(3):179-181.[28].LiuHH,DuanXF,XuQX,etal.Nanoscalestrainanalysisofstrained-Simetal-oxide-semiconductorfieldeffecttransistorsbylargeangleconvergent-beamelectrondiffracttion[J].Appl.Phys.Lett.,2006,88:263513.IEEEELECTRONDEVICELETTERS,VOL.25,NO.l,JANUARY2004[30J陳長春,InducedbyGePre-amorphizationImplantationforSource/DrainExtension[J].IEEEElectronDeviceLetter,2006,27(3):179-181.[28].LiuHH,DuanXF,XuQX,etal.Nanoscalestrainanalysisofstrained-Simetal-oxide-semiconductorfieldeffecttransistorsbylargeangleconvergent-beamelectrondiffracttion[J].Appl.Phys.Lett.,2006,88:263513.IEEEELECTRONDEVICELETTERS,VOL.25,NO.l,JANUARY2004[30J陳長春,余本海,劉江峰,劉志弘,錢佩信,“51CMOSScottE.Thompson,GuangyuSun,YounSungChoi,andToshikazuNishida.“Unlaxial-Proeess-IndueedStrained-Si:ExtendingtheCMOSRoadmaP”Vietorchan,KenRim,MeikeiIeong,SamYang,RajeevMalik,YoungWayTeh,Min(Christine)OuyangIBMSystems&TeehnologyGroup,IBMDivision,T.J.ResearehCenterandCharteredSetniconductorMfg. IBMSernieonductorResearchDevelopmentCenter(SRDC)StralnforCMOSImprovement2005IEEE:667-[34]CheeWeeLiu,S.Maikap,andC-Y.YuMobilityEnhaneementTechnologies2005IEEE:21-36[35]QiXiang,Jung-SukGoo,JamesPan,BinYu,ShiblyAhmed,JohnZhang,andMing-RenStrainedSiliconNMOSwithNickel-SilieideMetalGate2003SymposiumonVLSITeehnologyDigestofTechnicalPapers:101-102[36]JPDismukes，LEkstrom，RJPaff．Thermalandelectricalpropertiesof-heavilydopedGe-Sialloysupto13000K．JournalofAppliedPhysics．1964，35(10)．2899．2907．DouglasJPaul.Si／SiGeheterostructures：frommaterialandphysicstodevicesandcircuits．SemiconductorScienceandTechnology．2004，Sept,19．75-108．FischettiMV,LauxSE.Bandstructure,deformationpotentials,andcarriermobilityinstrainedSi,GeandSiGealloys.JournalofAppliedPhysics,1996,80:2234-2252.WuK.Straineffectsonthevalencebandofsilicon:piezoresistanceinp-typesiliconandenhancementinstrainedsiliconPMOSFET.AnnArbor,2006,13-Muller.K.H.“StressandMierostructureofSputterdepositedThinFilms:MoleeularInvestigations”.JAppI Investigations”.JAppI [43]EvertP.vandeVenetal..“AdvantagesofdualfrequencyPECVDfordepositionofILDPassivationfilms:.7thIntemationalIEEEVLSIMultilevelInterconnectionConferenee,SantaClaraCA,1990.LocalStrainedChannel(LSC)nMOSFETsbyLocalStrainedChannel(LSC)nMOSFETsbyDifferentPoly-GateandSiNCappingLayerThicknesses:MobilityEnhancement,SizeDependence,andHotCarrierStressBohr-RanHuanggandTie2n-Sheng3Chao3,NationalNanoDeviceLaboratories,Hsinchu,'DepartmentofElectronicEngineering,FengChiaUniversity,Taichung,2DepartmentofElectronicEngineering,NationalYunlinUniversityofScience3DepartmentofElectrophysics,NationalChiaoTungUniversity,Hsinchu,NationalNanoDeviceLaboratories/No.26,ProsperityRoadI,Science-basedPark,Hsinchu,AsthescalingofCMOSstructuresisreachingitsfundamentallimits,improvementsofthechannelregion,suchasahighcarrier-mobilitychannel,ultra-thinsubstrate,anda3Dstructure,havebeeninvestigated.Withregardstocarriermobilityenhancement,introducingstraininthechannelregioncanenhancethecarriermobility.However,thefabricationofstrained-Sidevicesiscomplicated,suchasthedefectsduetotheincreaseofgermanium,andcostly,suchasformingarelaxedSiGebufferlayer.Recentstudieshaveshownthattheuniaxialstrainedchannelfromacontactetch-stopsiliconnitridelayerincreasesthecurrentdrivability.ItutilizesaSiNcappinglayerwithhighmechanicalstress,andcanimprovetheperformanceofnMOSFETs[1-2].Inthisstudy,weproposeaLSCtechniquethatusingSiNcappinglayerdepositionhighmechanicalstressonsinglepoly-Sigate.Inaddition,nMOSFETswiththickerpoly-Sigate(220nm)canalsoincreasetensilestraininthechannelregioncomparedtothatofthethinner(150nm)poly-Sithethinner(150nm)poly-Sigatestructure.Furthermore,sizedependenceofnMOSFETswithSiNcappinglayerisalsostudiedandcomparedthethicknessofSiNandpoly-ThetrendofdegradationamongthesplitsofSiNcappinglayerisabnormaltotensilestressontheExperimentalnMOSFETswerefabricatedon6-inwaferswitharesistivityof15-25Ω-cmusingaconventionalnMOSFETprocess.Localoxidationofsilicon(LOCOS)isusedtoisolatethedevice.Gatedielectricthicknessisabout2.2nminO2ambient.Then,in-situn-dopedpoly-Siofthicknessfrom220nm,and150nmwasdeposited.ShallowS/DextensionswereformedbyimplantingAs(8keV,1×1015cm-2).Aftera200nmTEOSsidewallspacer,deepS/Djunctionswereformed(As,30keV,6×1013cm-2)),andthenannealedbyRTAat1000°Cfor10-sec.ALPCVDSiNisdepositedonthetransistorwithdifferentfrom100to250nmfortensilestrainchannelformation.Finally,a(Ti-TiN-Al-TiN)four-levelmetallizationwascarriedoutinPVDsystemforcontact.Resultsand3.1.EffectsoftensilefordeviceswithW/L=10μmFig.1showsthestructureofannMOSFETusinglocalstrainedchannel(LSC)technique,wherethethicknessesofthepoly-Sigatesplitsare150nmand220nm,andtheSiNcappinglayersare100nm,170nm,and250nmrespectively.Fig.2(a)and(b)showtheerrorestimationinVTHversusgatelengthfrom10,umto0.4,um.TheVTH deducedfromthemaximumGmmethodatVD=0.1V.ThesplitswithSiNcappinglayershowsworseVTHroll-offasgatelengthdownto0.4,um,andthereasonsfortheroll-offcharacteristicsarebothduetothestraineffectonthechannelandadditionalthermalprocessduringLPCVDnitridedeposition.Fig.3(a)and(b)showtheIDversusVD,andthe(Vg-VTH)isfrom0Vto2.0V.ItisnotedthattheincreaseasthethicknessofSiNlayerisincreased.A13.5%increase,asVg-VTH=2.0V,isfoundastheSiNthicknessis250nm.Inaddition,fromthecomparisonofFig.3(a)andFig.3(b),thesplitof220nmpoly-SigatewithoutSiNcappinglayershowslargercurrentdrivabilitythanthatof150nmpoly-SigatewithoutSiNcappinglayerTherefore,thickerpoly-SigatewithoutSiNlayeralsodepictshighertensilestressonthechannel.Asignificantincreasefromthelayeralsodepictshighertensilestressonthechannel.AsignificantincreasefromthesplitsofdifferentthicknessofcappingSiN-layerisfoundandshowninFig.4(a)andFig.4showstheGmversusthesplitsofdifferentSiNcappinglayer.ItsummarizesthestraineffectsfromthethicknessofSiNcappinglayerandpoly-Sigate.AsignificantincreaseoftransconductanceisfoundasthethicknessofthecappingSiN-layerisincreased.ThisresultshowsthesameresultasthatreportedbeforewheretheSiNcappinglayergaveatensilestressonthechannel,whichcouldincreasetheelectronmobilityonthechannel.ThetensilestressonthechannelmobilityisapparentforallsplitswithSiNcappinglayer,andaboutincrease13.5%betweenthesplitsof250nmandwithoutSiNcappinglayerforboth220nmand150nmpoly-Sigate.Inaddition,asignificantincreaseabout21%isfoundformthesplitof150nmpoly-SigatewithoutSiNcappinglayertothatof220nmpoly-Sigatewith250nmSiNcappinglayer.Thisimpliesthatthetensilestrainonthechannelcomesfromacombinedeffectfromboththepoly-SilayerandthecappingSiN-layer.Chargepumpingcurrent(Icp)fordifferentSiNcappinglayersversusVBisshowninFigs.5(a)and(b).The(IcP,1M-ICP,100K)isforthepurposeofleakagecurrentcorrection[6].For220nmpoly-Sigatesplits,asshowninFig.5(a),thesequenceofIcpisthatW/O<250nm<100nm<170nm.ItisinterestingthatthickerSiNlayercouldlea