異或門變同或門集成電路設(shè)計

課程設(shè)計同或門集成電路設(shè)計學(xué)生姓名：學(xué)院：專業(yè)班級：專業(yè)課程：指導(dǎo)教師：201年月日1緒論1.1設(shè)計背景隨著微電子技術(shù)的快速開展，人們生活水平不斷提高，使得科學(xué)技術(shù)已融入到社會生活中每一個方面。而對于現(xiàn)代信息產(chǎn)業(yè)和信息社會的根底來講，集成電路是改造和提升傳統(tǒng)產(chǎn)業(yè)的核心技術(shù)。隨著全球信息化、網(wǎng)絡(luò)化和知識經(jīng)濟浪潮的到來，集成電路產(chǎn)業(yè)的地位越來越重要，它已成為事關(guān)國民經(jīng)濟、國防建設(shè)、人民生活和信息平安的根底性、戰(zhàn)略性產(chǎn)業(yè)。

Tanner集成電路設(shè)計軟件是由TannerResearch公司開發(fā)的基于Windows平臺的用于集成電路設(shè)計的工具軟件。幅員(Layout)是集成電路設(shè)計者將設(shè)計并模擬優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形，包含了集成電路尺寸大小、各層拓?fù)涠x等有關(guān)器件的所有物理信息。集成電路制造廠家根據(jù)

幅員

來制造掩膜。幅員的設(shè)計有特定的規(guī)則，這些規(guī)則是集成電路制造廠家根據(jù)自己的工藝特點而制定的。不同的工藝，有不同的設(shè)計規(guī)則。設(shè)計者只有得到了廠家提供的規(guī)則以后，才能開始設(shè)計。幅員在設(shè)計的過程中要進行定期的檢查，防止錯誤的積累而導(dǎo)致難以修改。很多集成電路的設(shè)計軟件都有設(shè)計幅員的功能，L-Edit軟件的的幅員設(shè)計軟件幫助設(shè)計者在圖形方式下繪制幅員。1.2Tanner

軟件介紹Tanner

Pro

的設(shè)計流程很簡單。將要設(shè)計的電路先以S-Edit編輯出電路圖，再將該電路圖輸出成SPICE文件。接著利用T-Spice將電路圖模擬并輸出成SPICE文件，如果模擬結(jié)果有錯誤，則回到S-Edit檢查電路圖，如果T-Spice模擬結(jié)果無誤，則以L-Edit進行布局圖設(shè)計。用L-Edit進行布局圖設(shè)計后要以DRC功能做設(shè)計規(guī)則檢查，假設(shè)違反設(shè)計規(guī)則，再將布局圖進行修改直到設(shè)計規(guī)則檢查無誤為止。將驗證過的布局圖轉(zhuǎn)化成SPICE文件，再利用T-Spice模擬，假設(shè)有錯誤，再回到L-Edit修改布局圖。最后利用LVS將電路圖輸出的SPICE文件與布局圖轉(zhuǎn)化的SPICE文件進行比照，假設(shè)比照結(jié)果不相等，則回去修正L-Edit或S-Edit的圖。直到驗證無誤后，將L-Edit設(shè)計好的布局圖輸出成GDSII文件類型，再交由工廠去制作整個電路所需的掩膜板。1.3設(shè)計目標(biāo)〔1〕用tanner軟件中的原理圖編輯器S-Edit編輯同或門電路原理圖。〔2〕用tanner軟件中的T-Spice對同或門電路進行仿真并觀察波形?！?〕用tanner軟件中的L-Edit繪制同或門幅員，并進行DRC驗證。〔4〕用tanner軟件中的T-Spice對同或門的幅員電路進行仿真并觀察波形?！?〕用tanner軟件中的layout-Edit對同或門進行LVS檢驗觀察原理圖與幅員的匹配程度。2同或門系統(tǒng)設(shè)計2.1同或門電路設(shè)計〔1〕同或電路的意義CMOS集成電路由于工藝技術(shù)的進步以及功耗低、穩(wěn)定性高、抗干擾性強、噪聲容限大、可等比例縮小、以及可適應(yīng)較寬的環(huán)境溫度和電源電壓等一系列優(yōu)點，成為現(xiàn)在IC設(shè)計的主流技術(shù)。在CMOS集成電路設(shè)計中，同或電路的設(shè)計與應(yīng)用是非常重要的。同或電路是算術(shù)邏輯單元和比擬判別電路中非常重要的單元電路，已經(jīng)被廣泛應(yīng)用于半加器、全加器、奇偶校驗和邏輯比擬等電路中。用CMOS靜態(tài)邏輯電路設(shè)計的同或電路功耗低、結(jié)構(gòu)簡單可靠、工作速度快，成為大規(guī)模集成電路芯片設(shè)計中最重要的單元電路之一?！?〕同或門功能實現(xiàn)當(dāng)輸入A與B不同時，輸出Y為0；當(dāng)輸入A與B相同時，輸出Y為1。同或電路可以實現(xiàn)邏輯異或關(guān)系，輸出F與輸入A、B的邏輯關(guān)系表達(dá)式為：Y=A⊙B=AB+其邏輯關(guān)系真值表如表1所示。表1同或門真值表ABY=A⊙B=AB+001010100111〔3〕同或門的設(shè)計異或門：用兩個CMOS反相器和一個CMOS傳輸門構(gòu)成的異或門電路。同或門：利用異或門和反相器組成一個同或門。反相器接異或門輸出端口,把輸出當(dāng)做反相器的輸入，就可以構(gòu)成同或門了。2.2同或門原理路結(jié)構(gòu)〔1〕翻開S-Edit程序:翻開執(zhí)行在學(xué)習(xí)軟件目錄下的S-Edit程序，或選擇“開始---“程序〞--TannerEDA---S-Edit命令，即可翻開S-Edit程序?！?〕選擇File—New—Newdesign建立文件，選擇cell—newview建立文件，即翻開了畫圖框。〔3〕添加元件庫C:\DocumentsandSettings\Administrator\MyDocuments\TannerEDA\TannerToolsv13.0\Libraries\All\All.tanner，如圖1所示。圖1添加元件庫〔4〕按照電路選擇適宜的元件，連接電路，構(gòu)成原理圖，如圖2所示。圖2電路原理圖圖2-2電路原理圖說明：圖中PMOS_1和NMOS_1構(gòu)成第一個反相器，由電源VDD供電，其輸出為。第二個反相器由PMOS_2和NMOS_2組成，其輸入為B。它不直接接電源VDD，而是由A和供電，當(dāng)A為1時才正確加電而工作，而A為0時，第二個反向器的供電電壓極性是相反的，所以截止。傳輸門由PMOS_3和NMOS_3組成，其控制電壓為A和。第三個反相器由PMOS_4和NMOS_4組成。當(dāng)A=0時，第二個反向器截止，傳輸門開啟而導(dǎo)通，B將通過傳輸門傳到第三個反相器再輸出，即A=0Y=反之，當(dāng)A=1時，傳輸門截止，第二個反向器工作，B經(jīng)反相后再經(jīng)過第三個反相器輸出，故A=1Y=B2.3同或門電路仿真首先，給同或門的輸入端參加鼓勵信號，仿真中高電平為VDD=5V，低電平為GND，并添加輸入輸出延遲時間。然后再添加文件路徑如圖3所示。 圖3添加文件再生成電路網(wǎng)表，進行仿真，輸出波形。波形圖如下列圖圖4所示。圖4電路仿真波形2.4同或門的幅員繪制〔1〕PMOS幅員設(shè)計

由于L-Edit軟件在進行電路幅員設(shè)計之前首先得進行元器件幅員的設(shè)計，而在本次電路中用到的元器件有PMOS管和NMOS管，所以在畫與門幅員之前首先要先繪制好PMOS管和NMOS管的幅員。

1)翻開L-Edit程序：L-Edit會自動將工作文件命名為Layout1.tdb并顯示在窗口的標(biāo)題欄上，如下列圖5中所示。圖5L-Edit菜單欄2)另存為新文件：選擇執(zhí)行File/Save

As子命令，翻開“另存為〞對話框，在“保存在〞下拉列表框中選擇存貯目錄，在“文件名〞文本框中輸入新文件名稱，如YIH。3)替換設(shè)置信息：用于將已有的設(shè)計文件的設(shè)定〔如格點、圖層等〕

應(yīng)用于當(dāng)前的文件中。選擇執(zhí)行File/Replace

Setup子命令翻開對話框，單擊“From

File〞欄填充框的右側(cè)的Browser按鈕，選擇C:\Users\dongfang\Documents\TannerEDA\TannerToolsv13.0\L-EditandLVS\SPR\Lights\Layout\lightslb.tdb文件，如下列圖6所示，單擊OK就將lightlb.tdb文件中的格點、圖層等設(shè)定應(yīng)用在當(dāng)前文件中。

圖6替換設(shè)置信息窗口設(shè)置好這些之后其它的都選擇系統(tǒng)默認(rèn)的值就行，然后就可以開始元件幅員的繪制了。首先繪制PMOS管的N

Well層，在Layers面板的下拉列表中選取N

Well選項，再從Drawing工具欄中選擇按鈕，在Cell0編輯窗口畫出橫向28格縱向18格的方形即為N

Well，

畫好N

Well層之后然后再繼續(xù)按照規(guī)則一步步繪制好Active層、P

Select層、Ploy層、Active

Contact層、Metal1層等，每設(shè)計好一層并將其擺放到規(guī)定的位置，然后進行一次DRC檢查，確認(rèn)是否有錯誤，一切都無誤之后就能保存了，制作好的PMOS幅員如圖7中所示。圖7PMOS幅員(2)NMOS幅員設(shè)計

在PMOS管設(shè)計好并保存之后就能開始繪制NMOS管的幅員了，新建NMOS單元：選擇Cell/New命令，翻開Create

New

Cell對話框，在其中的New

cell

name欄中輸入NMOS，單擊OK按鈕。

繪制NMOS單元：根據(jù)繪制PMOS單元的過程，依次繪制Active圖層、N

Select圖層、Ploy圖層、Active

Contact圖層與Metal1圖層，完成后的NMOS單元如圖8中所示。其中，Active寬度為14個柵格，高為6個柵格；Ploy寬為2個柵格，高為10個柵格；N

Select寬為20個柵格，高為10個柵格；兩個Active

Contact的寬和高皆為2個柵格；兩個Metal1的寬和高皆為4個柵格。

圖8NMOS幅員設(shè)計〔3〕PMOS基板節(jié)點組件：由于PMOS的基板也需要接通電源，故需要在NWell上面建立一個歐姆節(jié)點，其方法為在NWell上制作一個N型擴散區(qū)，再利用ActiveContact將金屬線接至此N型擴散區(qū)。N型擴散區(qū)必須在NWell圖層繪制出Active圖層與NSelect圖層，再加上ActiveContact圖層與Metal1圖層，使金屬線與擴散區(qū)接觸，繪制結(jié)果如圖9所示。其中NWell寬為15個格點、高為15個格點，Active寬為5個格點、高為5個格點，NSelect寬為9個格點、高為9個格點，ActiveContact寬為兩個格點、高為兩個格點，Metal1寬為4個格點、高為4個格點。圖9PMOS節(jié)點組件〔4〕NMOS基板節(jié)點組件：由于NMOS的基板也需要接地，故需要在PBase上面建立一個奧姆節(jié)點，其方法為在PBase上制作一個P型擴散區(qū)，再利用ActiveContact將金屬線接至此P型擴散區(qū)。P型擴散區(qū)必須繪制出Active圖層與PSelect圖層，再加上ActiveContact圖層與Metal1圖層，使金屬線與擴散區(qū)接觸，繪制結(jié)果如圖10所示。其中Active寬為5個格點、高為5個格點，PSelect寬為9個格點、高為9個格點，ActiveContact寬為兩個格點、高為兩個格點，Metal1寬為4個格點、高為4個格點。圖10NMOS節(jié)點組件〔5〕輸入與輸出幅員由于同或門有兩個輸入端口，且輸入信號是從閘極(Poly)輸入，由于此范例使用技術(shù)設(shè)定為MOSI／Orbit2USCNAMEMS，輸入輸出信號由Metal2傳入，故一個同或門輸入端口需要繪制Metal2圖層、Via圖層、Metal1層、Polyontact圖層與Poly圖層，才能將信號從Metal2圖層傳至Poly層。如圖11為輸入輸出口。圖11輸入輸出幅員(6)幅員設(shè)計啟動L-Edit程序，將文件另存為Y IH，將文件CELL0.tdb應(yīng)用在當(dāng)前的文件中，設(shè)定坐標(biāo)和柵格。

復(fù)制單元：執(zhí)行Cell/Copy命令，翻開Select

Cell

to

Copy對話框，將CELL0.tdb中的NMOS單元和PMOS單元復(fù)制到CELL0.tdb文件中。

引用NMOS和PMOS單元：執(zhí)行Cell/Instance命令，翻開引入圖例單元對話框，選擇NMOS單元單擊OK按鈕，可以在編輯畫面出現(xiàn)一個NMOS單元；再選擇PMOS單元單擊OK，在編輯畫面多出一個與NMOS重疊的PMOS單元，可以用Alt鍵加鼠標(biāo)拖曳的方法分開PMOS和NMOS，

由于本次繪制異或門電路需要用到4個PMOS管和4個NMOS管，所以上步中的引用PMOS和NMOS單元分別需要進行4次，然后再進行元器件之間的電路連接。

連接PMOS和NMOS的漏極：由于反相器PMOS和NMOS的漏極是相連的，可利用Metal1將NMOS與PMOS的右邊擴散區(qū)有接觸點處相連接，進行電氣檢查，沒有錯誤。再按照電路原理圖一步一步將所有的線路都連接好，然后再標(biāo)出VDD、GND節(jié)點以及輸入輸出端口A、B、OUT等節(jié)點。例如標(biāo)注VDD和GND節(jié)點的方法是單擊插入節(jié)點圖標(biāo)，再到繪圖窗口中用鼠標(biāo)左鍵拖曳出一個與上方電源線重疊的方格后，將自動出現(xiàn)Edit

Object(s)對話框，在“On〞框的下拉列表中選擇Metal1，如圖12中所示。在Port

name欄內(nèi)鍵入VDD，在Text

Alignment選項中選擇文字相對于框的位置的右邊。然后單擊“確定〞按鈕。用同樣的方式標(biāo)出GND、A、B以及OUT。

圖12輸入輸出節(jié)點設(shè)置放好上面的所有節(jié)點標(biāo)號之后最整個同或門電路的幅員就算做好了，接下來再進行單元名稱的修改。執(zhí)行Cell/Rename

Cell命令，翻開Rename

Cell

Cell0對話窗口，將cell名修改為YIH。最后畫好的完整幅員如下列圖13中所示。

圖13同或門幅員然后進行DRC設(shè)計規(guī)則檢查，出現(xiàn)如圖14所示的情況，即DRC檢查沒有錯誤，幅員設(shè)計成功，可以進行幅員仿真了。圖14DRC設(shè)計規(guī)則檢查2.5同或門幅員仿真〔1〕T-Spice模擬將同或門布局圖成果轉(zhuǎn)化成T-Spice文件，可選擇Tools—Extract命令(或單擊按鈕)，翻開Extract對話框，單擊其中的Browser按鈕，在彈出的對話框中選擇..＼LEdit82＼Samples＼SPR＼example1＼lights．ext文件，如圖15所示。圖15設(shè)置文件將反相器布局圖轉(zhuǎn)化出的結(jié)果cell0．sp利用T-Spice來進行模擬。程序如下：加載包含文件——VDD電壓值設(shè)定——設(shè)定A的輸入信號——分析設(shè)定——輸出設(shè)定——進行模擬，設(shè)定完的結(jié)果如圖16所示。圖16T-Spice模擬〔2〕T-Spice仿真模擬結(jié)果在W-Edit中的狀態(tài)如圖17所示圖17同或門T-Spice仿真波形圖2.6LVS比照用layout-Edit對電路進行LVS檢查驗證，首先添加輸入輸出文件，點擊File，選擇要查看的輸出，單擊運行，驗證幅員網(wǎng)表如圖圖18與電路圖網(wǎng)表如圖圖19的一致性，會出現(xiàn)Verification對話框，觀察輸出結(jié)果檢查電路原理圖與幅員的匹配程度；假設(shè)出現(xiàn)Circuitsareequal，則說明電路圖與幅員是互相匹配的，輸出結(jié)果如下列圖20所示。圖18幅員網(wǎng)表圖19電路圖網(wǎng)表圖20異或門電路LVS檢查匹配圖由以上可得出結(jié)論：電路圖與幅員是互相匹配的。3總結(jié)體會通過兩周的課程設(shè)計學(xué)習(xí)，綜合運用所學(xué)的知識完成了設(shè)計任務(wù)。使我更進一步熟悉了專業(yè)知識，并深入掌握仿真方法和工具。進一步熟悉設(shè)計中使用的主流工具，學(xué)習(xí)了良好的技術(shù)文檔撰寫方法；了解后端設(shè)計；加深綜合