基于FPGA的信號發(fā)生器設(shè)計

基于FPGA的信號發(fā)生器設(shè)計報告4/31基于FPGA的信號發(fā)生器設(shè)計題目：信號發(fā)生器班級：xxxxxxxxxxxx成員：xxx 指導(dǎo)老師：xxx2013年7月30日目錄HYPERLINK一、設(shè)計要求 4HYPERLINK1.基本要求 4HYPERLINK二、設(shè)計方案 4HYPERLINK三、系統(tǒng)基本原理 5HYPERLINK3.1函數(shù)信號發(fā)生器的幾種實現(xiàn)方式 5HYPERLINK3.1.1程序控制輸出方式 5HYPERLINK3.1.2DMA輸出方式 6HYPERLINK3.1.3可變時鐘計數(shù)器尋址方式 6HYPERLINK3.1.4直接數(shù)字頻率合成方式 7HYPERLINK3.2頻率合成器簡介 7HYPERLINK3.2.1頻率合成技術(shù)概述 7HYPERLINK3.2.2頻率合成器主要指標(biāo) 8HYPERLINK2.3DDS原理 9HYPERLINK3.3.1相位累加器 9HYPERLINK3.3.2波形ROM 11HYPERLINK3.3.3DDS頻率合成器優(yōu)缺點 11HYPERLINK四、單元模塊設(shè)計 12HYPERLINK4.1系統(tǒng)框圖 12HYPERLINK4.2相位累加器與相位寄存器的設(shè)計 13HYPERLINK4.3波形ROM的設(shè)計 14HYPERLINK4.4頻率控制模塊的設(shè)計 17HYPERLINK4.5D/A轉(zhuǎn)換器 18HYPERLINK4.6濾波模塊 20HYPERLINK五、系統(tǒng)源程序 20HYPERLINK5.1VerilogHDL源程序： 20HYPERLINK5.2STM32源程序： 24

【方案三】采用鎖相環(huán)合成方法。采用該方案設(shè)計輸出信號的頻率可達(dá)到超高頻甚至微波段，且輸出信號頻譜純度較高。由于鎖相環(huán)技術(shù)是一個不間斷的負(fù)反饋控制過程，所以該系統(tǒng)輸出的正弦信號頻率可以維持在一個穩(wěn)定狀態(tài)，頻率穩(wěn)定度高。但由于它是采取閉環(huán)控制的，系統(tǒng)的輸出頻率改變后，重新達(dá)到穩(wěn)定的時間也比較長。所以鎖相環(huán)頻率合成器要想同時得到較高的頻率分辨率和轉(zhuǎn)換率非常困難，頻率轉(zhuǎn)換一般要幾毫秒的時間[1]，同時頻率間隔也不可能做得很小。【方案四】采用直接數(shù)字合成器（DDS），可用硬件或軟件實現(xiàn)。即用累加器按頻率要求對相應(yīng)的相位增量進行累加，再以累加相位值作為地址碼，取存放于ROM中的波形數(shù)據(jù)，經(jīng)D/A轉(zhuǎn)換，濾波即得到所需波形。以EDA技術(shù)為基礎(chǔ)，用FPGA實現(xiàn)DDS模型的設(shè)計。電路的規(guī)模大小和總線寬度可以由設(shè)計者根據(jù)自己的需要而設(shè)定可將波形數(shù)據(jù)存入FPGA的ROM中。同時外部控制邏輯單元也可在FPGA中實現(xiàn)。方法簡單，易于程控，便于集成。用該方法設(shè)計產(chǎn)生的信號頻率范圍廣，頻率穩(wěn)定度高，精度高，頻率轉(zhuǎn)換速度快。分析以上四種方案，顯然第四種方案具有更大的優(yōu)越性、靈活性。所以采用方案四進行設(shè)計。三、系統(tǒng)基本原理3.1函數(shù)信號發(fā)生器的幾種實現(xiàn)方式任意波形發(fā)生器的實現(xiàn)方案主要有程序控制輸出、DMA輸出、可變時鐘計數(shù)器尋址和直接數(shù)字頻率合成等多種方式。3.1.1程序控制輸出方式計算機根據(jù)波形的函數(shù)表達(dá)式，計算出一系列波形數(shù)據(jù)瞬時值，并定時地逐個傳送給D/A轉(zhuǎn)換器，合成出所需要的波形。這種方式具有電路簡單、實現(xiàn)方便等特點。但數(shù)據(jù)輸出定時不準(zhǔn)確，會影響信號的頻率和相位。波形數(shù)據(jù)輸出依靠指令的執(zhí)行來完成，當(dāng)需要同時輸出多個信號時，相鄰信號通道的輸出存在時間差，受計算機運行速度的限制，輸出信號的頻率較低。3.1.2DMA輸出方式DMA(directmemoryaecess)方式輸出不依賴于程序的執(zhí)行，由DMA控制器申請總線控制權(quán)，通過地址總線給出存儲器的地址信號，同時選通存儲器和D/A轉(zhuǎn)換器，在兩者之間建立直接的數(shù)據(jù)通道，使存儲器相應(yīng)單元中的波形數(shù)據(jù)傳送給D/A轉(zhuǎn)換器轉(zhuǎn)換后輸出信號。DMA方式輸出信號，可以大大提高信號的數(shù)據(jù)輸出速率。但也存在一些問題，如波形輸出期間，微處理器因為失去了總線控制權(quán)，無法進行其他操作。在一個DMA操作中，只能在一個D/A轉(zhuǎn)換器和存儲器之間傳送數(shù)據(jù)，無法實現(xiàn)多通道的信號輸出。3.1.3可變時鐘計數(shù)器尋址方式采用可變時鐘計數(shù)器尋址波形存儲器表，該方法是一種傳統(tǒng)型任意波形發(fā)生器。原理框圖如圖2-1所示。圖2-1可變時鐘計數(shù)器尋址的任意波形發(fā)生器圖中的計數(shù)器實際上是一個地址發(fā)生器，計數(shù)器的觸發(fā)時鐘脈沖由一個頻率可以控制的頻率發(fā)生器產(chǎn)生，通過改變頻率發(fā)生器的頻率設(shè)置值，實現(xiàn)調(diào)整計數(shù)器產(chǎn)生的地址變化速率，從而改變輸出的任意波形的頻率。計數(shù)器產(chǎn)生的地址碼提供讀出存儲器中波形數(shù)據(jù)所需要的地址信號，波形數(shù)據(jù)依次讀出后送至高速D/A轉(zhuǎn)換器，將之轉(zhuǎn)變?yōu)槟M量，經(jīng)低通濾波器后輸出所需的波形?？梢妭鹘y(tǒng)的任意波形發(fā)生器采用可變時鐘和計數(shù)器尋址波形存儲器表，此方法的優(yōu)點是產(chǎn)生的地址連續(xù)，輸出波形質(zhì)量高。但其取樣時頻率較高，對硬件的要求也較高，而且常需多級分頻或采用高性能的鎖相環(huán)，其中分頻式的任意波形發(fā)生器頻率分辨率低，鎖相式的任意波形發(fā)生器頻率切換速度慢。3.1.4直接數(shù)字頻率合成方式DDS(directdigitalsynthesizer)是在一組存儲器單元中按照信號波形數(shù)據(jù)點的輸出次序存儲了將要輸出波形的數(shù)據(jù)，在控制電路的協(xié)調(diào)控制下，以一定的速率，周而復(fù)始地將波形數(shù)據(jù)依次發(fā)送給D/A轉(zhuǎn)換器轉(zhuǎn)換成相應(yīng)的模擬信號。由于用硬件電路取代了計算機的控制，信號輸出穩(wěn)定度高。如需更新輸出信號，不必改動任何線路和元器件，只需改寫存儲器中的波形數(shù)據(jù)即可。更主要的是，可以將微處理器從信號輸出的負(fù)擔(dān)中解脫出來。如圖2-2為其工作流程圖。圖2-2直接數(shù)字頻率合成方式的任意波形發(fā)生器基于對函數(shù)信號發(fā)生器的幾種實現(xiàn)方式的了解，本文選擇方便調(diào)頻、調(diào)幅的直接頻率合成DDS技術(shù)來實現(xiàn)函數(shù)信號發(fā)生器。3.2頻率合成器簡介3.2.1頻率合成技術(shù)概述頻率合成器是現(xiàn)代電子系統(tǒng)的重要組成部分，它作為電子系統(tǒng)的“心臟”，在通信、雷達(dá)、電子對抗、導(dǎo)航、儀器儀表等許多領(lǐng)域中得到廣泛的應(yīng)用。頻率合成理論早在30年代就開始提出，迄今為止已有70年的發(fā)展歷史。所謂的頻率合成就是將一個高精度和高穩(wěn)定度的標(biāo)準(zhǔn)參考頻率，經(jīng)過混頻、倍頻與分頻等對它進行加、減、乘、除的四則運算，最終產(chǎn)生大量的具有同樣精確度和穩(wěn)定度的頻率源。頻率合成大致經(jīng)歷了三個主要階段：直接頻率合成、采用鎖相技術(shù)的間接頻率合成、直接數(shù)字頻率合成。早期的頻率合成方法稱為直接頻率合成。它利用混頻器、倍頻器、分頻器與帶通濾波器來完成四則運算。直接頻率合成能實現(xiàn)快速頻率變換、幾乎任意高的頻率分辨力、低相位噪聲及很高的輸出頻率。缺點是直接合成由于使用了大量硬件設(shè)備如混頻器、倍頻器、分頻器、帶通濾波器等，因而體積大、造價高。此外寄生輸出大，這是由于帶通濾波器無法將混頻器產(chǎn)生的無用頻率分量濾盡。而且頻率范圍越寬，寄生分量也就越多。而這些足以抵消其所有優(yōu)點。直接頻率合成技術(shù)的固有缺點在間接頻率合成技術(shù)中得到了很好的改善。間接頻率合成又稱鎖相頻率合成，采用鎖相環(huán)路(PLL)技術(shù)對頻率進行四則運算，產(chǎn)生所需頻率。鎖相環(huán)路(PLL)是一個能夠跟蹤輸入信號相位的閉環(huán)自動控制系統(tǒng)。早在1932年DeBellescize提出的同步檢波理論中首次公布發(fā)表了對鎖相環(huán)路的描述。但是由于其復(fù)雜的技術(shù)原理直到1947年鎖相環(huán)路才第一次用于電視接收機水平和垂直的同步掃描。它的跟蹤性能及低噪聲性能得到人們的重視得到迅速發(fā)展。它在無線電技術(shù)的各個領(lǐng)域得到了很廣泛的應(yīng)用。但是鎖相頻率合成器也存在一些問題，以致難于滿足合成器多方面的性能要求，主要表現(xiàn)在高頻率分辨率與快速轉(zhuǎn)換頻率之間的矛盾。直接數(shù)字頻率合成即DDS，它是目前最新的產(chǎn)生頻率源的頻率合成技術(shù)。這種技術(shù)是用數(shù)字計算機和數(shù)模變換器來產(chǎn)生信號完成直接數(shù)字頻率合成的辦法，其是目前最新的產(chǎn)生頻率源的頻率合成技術(shù)。這種技術(shù)是用數(shù)字計算機和數(shù)模變換器來產(chǎn)生信號，完成直接數(shù)字頻率合成的辦法或者是用計算機求解一個數(shù)字遞推關(guān)系式，或者是查閱表格上所存儲的波形值。目前用的最多的是查表法。這種合成技術(shù)具有相對帶寬很寬，頻率切換時間短(ns級)，分辨率高(uHz)，相位變化連續(xù)，低相位噪聲和低漂移，數(shù)字調(diào)制功能，可編程及數(shù)字化易于集成，易于調(diào)整等一系列性能指標(biāo)遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為各種電子系統(tǒng)提供了優(yōu)于模擬信號源性能的高質(zhì)量的頻率源。目前它正朝著系統(tǒng)化，小型化、模塊化和工程化的方向發(fā)展，性能越來越好，使用越來越方便，是目前應(yīng)用最廣泛的頻率合成器之一。3.2.2頻率合成器主要指標(biāo)信號源的一個重要指標(biāo)就是能輸出頻率準(zhǔn)確可調(diào)的所需信號。一般傳統(tǒng)的信號發(fā)生器采用諧振法，即用具有頻率選擇性的正反饋回路來產(chǎn)生正弦振蕩，獲得所需頻率信號，但難以產(chǎn)生大量的具有同一穩(wěn)定度和準(zhǔn)確度的不同頻率。利用頻率合成技術(shù)制成的信號發(fā)生器，通常被稱為頻率合成器。頻率合成器既要產(chǎn)生所需要的頻率，又要獲得純凈的信號。頻率合成器的主要指標(biāo)如下：1.輸出頻率范圍(fmin~fmax)：指的是輸出的最小頻率和最大頻率之間的變化范圍。2.頻率穩(wěn)定度：指的是輸出頻率在一定時間間隔內(nèi)和標(biāo)準(zhǔn)頻率偏差的數(shù)值，它分長期、短期和瞬時穩(wěn)定度三種。3.頻率分辨率：指的是輸出頻率的最小間隔。4.頻率轉(zhuǎn)換時間：指的是輸出由一種頻率轉(zhuǎn)換成另一頻率的時間。5.頻譜純度：頻譜純度以雜散分量和相位噪聲來衡量，雜散分量為諧波分量和非諧波分量兩種，主要由頻率合成過程中的非線性失真產(chǎn)生，相位噪聲是衡量輸出信號相位抖動大小的參數(shù)。6.調(diào)制性能：指的是頻率合成器是否具有調(diào)幅(AM)、調(diào)頻(FM)、調(diào)相(PM)等功能。2.3DDS原理DDS是一種全數(shù)字的頻率合成方法，其基本結(jié)構(gòu)主要由相位累加器、波形ROM、D/A轉(zhuǎn)換器和低通濾波器四個部分構(gòu)成，如圖2-3所示。圖2-3DDS結(jié)構(gòu)原理圖3.3.1相位累加器相位累加器由一個N位的加法器和一個N位的寄存器構(gòu)成，通過把上一個時鐘的累加結(jié)果反饋回加法器的輸入端而實現(xiàn)累加功能。從而使輸出結(jié)果每一個時鐘周期遞增K。這里N為相位累加器的字長，K稱為頻率控制字。相位累加器結(jié)構(gòu)如圖2-4所示。圖2-4相位累加器結(jié)構(gòu)其中，相位累加器字長為N，DDS控制時鐘頻率為fc，頻率控制字為K。DDS直接從“相位”的概念出發(fā)進行頻率合成。相位累加器由加法器與累加寄存器級聯(lián)構(gòu)成。每來一個時鐘脈沖fc，加法器將頻率控制字K與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個時鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。DDS的核心就是相位累加器，利用它來產(chǎn)生信號遞增的相位信息，整個DDS系統(tǒng)在統(tǒng)一的參考時鐘下工作，每個時鐘周期相位累加器作加法運算一次。加法運算的步進越大，相應(yīng)合成的相位值變化越快，輸出信號的頻率也就越高。對于幅值歸一化的正弦波信號的瞬時幅值完全由瞬時相位來決定，因為，所以相位變化越快，信號的頻率越高。相位累加器利用Nbit二進制加法器的溢出特性來模擬理想正弦波的相位周期。相位累加器輸出和ROM輸出可分別理解為理想正弦波相位信號和時域波形的時鐘抽樣。假設(shè)，相位累加器字長為N，DDS控制時鐘頻率為，時鐘周期為，頻率控制字為K。系統(tǒng)工作時，累加器的單個時鐘周期的增量值為，相應(yīng)角頻率，所以DDS的輸出頻率為，DDS輸出頻率步進間隔為。因DDS輸出信號是對正弦波的抽樣合成的，所以應(yīng)滿足Niqust定理要求，即，也就是要求，根據(jù)頻譜性能要求，一般取。當(dāng)DDS相位累加器采用32位字長，時鐘頻率為50MHz時，它的輸出頻率間隔可達(dá)到?？梢姡珼DS基于累加器相位控制方式給它帶來了微步進的優(yōu)勢。3.3.2波形ROMROM表完成將累加器相位信息轉(zhuǎn)換為幅值信息的功能。再由D/A完成數(shù)字抽樣信號到連續(xù)時域信號的轉(zhuǎn)換，D/A輸出的臺階信號再經(jīng)低通濾波器平滑可以得到精確的連續(xù)正弦信號波形。波形ROM示意圖如圖2-5所示。圖2-5波形ROM示意圖用相位累加器輸出的數(shù)據(jù)作為波形存儲器的相位取樣地址，這樣就可以把存儲在波形存儲器內(nèi)的波形抽樣值(二進制編碼)經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。波形存儲器的輸出送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。3.3.3DDS頻率合成器優(yōu)缺點DDS頻率合成器具有以下優(yōu)點：(1)頻率分辨率高，輸出頻點多，可達(dá)2N個頻點(假設(shè)DDS相位累加器的字長是N)；(2)頻率切換速度快，可達(dá)us量級；(3)頻率切換時相位連續(xù)；(4)可以輸出寬帶正交信號；(5)輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用；(6)可以產(chǎn)生任意波形；(7)全數(shù)字化實現(xiàn)，便于集成，體積小，重量輕。但DDS也有比較明顯的缺點：(l)輸出信號的雜散比較大；(2)輸出信號的帶寬受到限制。DDS輸出雜散比較大，這是由于信號合成過程中的相位截斷誤差、D/A轉(zhuǎn)換器的截斷誤差和D/A轉(zhuǎn)換器的非線性造成的。當(dāng)然隨著技術(shù)的發(fā)展，這些問題正在逐步得到解決。如通過增加波形ROM的長度以減小相位截斷誤差，通過增加波形ROM的字長和D/A轉(zhuǎn)換器的精度以減小D/A量化誤差等。在比較新的DDS芯片中普遍都采用了12bit的D/A轉(zhuǎn)換器。當(dāng)然一味靠增加波形ROM的深度和字長的方法來減小雜散對性能的提高總是有限的。已有研究在對DDS輸出的頻譜做了大量的分析后，總結(jié)出了誤差的領(lǐng)域分布規(guī)律建立了誤差模型，在分析DDS頻譜特性的基礎(chǔ)上又提出了一些降低雜散功率的方法。可以通過采樣的方法降低帶內(nèi)誤差功率，可以通過隨機抖動法提高無雜散動態(tài)范圍，在D/A轉(zhuǎn)換器的低位上加擾打破DDS輸出的周期性，從而把周期性的雜散分量打散使之均勻化。四、單元模塊設(shè)計本系統(tǒng)由FPGA、stm32控制模塊、鍵盤、LCD液晶顯示屏、DAC輸出電路和穩(wěn)壓電源電路構(gòu)成。用FPGA實現(xiàn)直接數(shù)字頻率合成技術(shù)（DDS），產(chǎn)生正弦波、方波、三角波。采用stm32控制直接數(shù)字頻率合成器（DDS）的工作、按鍵及顯示。整個系統(tǒng)結(jié)構(gòu)緊湊，電路簡單，功能強大，可擴展性強4.1系統(tǒng)框圖FPGA存儲數(shù)據(jù)及DDS實現(xiàn)FPGA存儲數(shù)據(jù)及DDS實現(xiàn)DAC數(shù)字波形轉(zhuǎn)換得到模擬波形信號調(diào)理，濾波波形信息波形數(shù)據(jù)波形輸出程控增益，實現(xiàn)電壓伏值控制4.2相位累加器與相位寄存器的設(shè)計N位累加高W位至波形存儲器全加器寄存器（W為存儲器地）址線寬度）頻率字輸入Clk相位累加器與相位寄存器主要完成累加，實現(xiàn)輸出波形頻率可調(diào)功能。利用QuartusII可編程邏輯器件系統(tǒng)開發(fā)工具進行設(shè)計。首先，打開QuartusII軟件，新建一個工程管理文件，然后在此工程管理文件中新建一個VerilogHDL源程序文件，并用硬件描述語言VerilogHDL編寫程序?qū)崿F(xiàn)其功能。在設(shè)計過程中，可在一個模塊中描述。相位累加器流程圖如圖所示開始時鐘上升沿到？NOYES相位累加累加值寄存高W位輸出結(jié)束相位累加器流程圖4.3波形ROM的設(shè)計 這個模塊是一個相對簡單的模塊。首先要確定波形ROM的地址線位數(shù)和數(shù)據(jù)的字長，根據(jù)噪聲功率的角度看波形ROM的地址線位數(shù)應(yīng)該等于或略大于字長。由于設(shè)計選擇的DAC位數(shù)為10，這樣ROM的字長很明顯該和DAC的字長相一致。而地址線的位數(shù)同樣確定為8位。 波形存儲器利用相位累加器輸出的高8位作為地址線來對其進行尋址，最后輸出該相位對應(yīng)的二進制幅值。舉例正弦數(shù)據(jù)的產(chǎn)生可采用如下辦法： 在MATLAB中編輯程序：>>cleartic;t=2*pi/256t=[0:t:2*pi];y=128*sin(t)+128;round(y);t=0.0245ans 將得出的結(jié)果轉(zhuǎn)化為8位的二進制數(shù)據(jù)，起幅值對應(yīng)在00000000-11111111區(qū)間內(nèi)。最后利用得到的二進制數(shù)據(jù)用VHDL編寫程序?qū)崿F(xiàn)波形ROM的設(shè)計。

4.4頻率控制模塊的設(shè)計設(shè)計要求在10Hz～100kHz范圍內(nèi)步進間隔為10Hz；在100kHz～1MHz范圍內(nèi)步進間隔為100Hz；在1MHz～10MHz范圍內(nèi)步進間隔為1kHz。輸出信號頻率值可通過鍵盤進行設(shè)置。由于頻率范圍很寬，要求改變頻率時如果跨度較大則需要很長的時間通過頻率步進端來改變輸出頻率。因此在實際頻率控制模塊中，使用四個按鍵實現(xiàn)直接輸入所需頻率。 實現(xiàn)這個設(shè)計的方法也很簡單，由第公式可以看出，當(dāng)確定后與K成正比關(guān)系。計算出輸出頻率時K的值，則這個K的值就是頻率字步進1HZ時頻率字K的增量，記為。要成倍地增加步進頻率，則只需以相同的倍數(shù)增加的值。開始頻率字賦初值有鍵按下？NYY復(fù)位鍵？N頻率增操作？NY頻率減操作增加對應(yīng)值減少對應(yīng)值頻率字輸出結(jié)束頻率控制模塊流程圖4.5D/A轉(zhuǎn)換器實現(xiàn)數(shù)字量轉(zhuǎn)化為模擬信號的轉(zhuǎn)換電路稱為D/A轉(zhuǎn)換器（DAC）。D/A轉(zhuǎn)換器是把數(shù)字量轉(zhuǎn)換成模擬量的線性電路器件，已做成集成芯片。由于實現(xiàn)這種轉(zhuǎn)換的原理和電路結(jié)構(gòu)及工藝技術(shù)有所不同，因而出現(xiàn)各種各樣的D/A轉(zhuǎn)換器。目前，國外市場已有上百種產(chǎn)品出售，他們在轉(zhuǎn)換速度、轉(zhuǎn)換精度、分辨率以及使用價值上都各具特色。衡量一個D/A轉(zhuǎn)換器的性能的主要參數(shù)有：（1）分辨率：是指D/A轉(zhuǎn)換器能夠轉(zhuǎn)換的二進制數(shù)的位數(shù)，位數(shù)多分辨率也就越高。 （2）轉(zhuǎn)換時間：指數(shù)字量輸入到完成轉(zhuǎn)換，輸出達(dá)到最終值并穩(wěn)定為止所需的時間。電流型D/A轉(zhuǎn)換較快，一般在幾ns到幾百ns之間。電壓型D/A轉(zhuǎn)換較慢，取決于運算放大器的響應(yīng)時間。（3）精度：指D/A轉(zhuǎn)換器實際輸出電壓與理論值之間的誤差，一般采用數(shù)字量的最低有效位作為衡量單位。（4）線性度：當(dāng)數(shù)字量變化時，D/A轉(zhuǎn)換器輸出的模擬量按比例關(guān)系變化的程度。理想的D/A轉(zhuǎn)換器是線性的，但是實際上是有誤差的，模擬輸出偏離理想輸出的最大值稱為線性誤差。 目前，D/A轉(zhuǎn)換器芯片種類較多，對于一般的使用者而言，只需掌握DAC芯片性能及其與計算機之間接口的基本要求，就可根據(jù)應(yīng)用系統(tǒng)的要求合理選用DAC芯片，并配置適當(dāng)?shù)慕涌陔娐贰ＴO(shè)計要求輸出最高頻率為10MHZ，在選擇D/A轉(zhuǎn)換器的時需要充分考慮到D/A轉(zhuǎn)換器的轉(zhuǎn)換速率，在本次設(shè)計中選擇了AD9760芯片，它是一個高速D/A轉(zhuǎn)換COMS芯片，耗電小，同時考慮到實驗室的焊接工具的現(xiàn)狀，是否完全兼容TTL電平標(biāo)準(zhǔn)，它有DIP雙列直插式封裝的型號。同時根據(jù)設(shè)計的不同，這種芯片有速度等級為40MHz，因為它的高速處理性能，它被廣泛應(yīng)用于視頻、圖像等對數(shù)據(jù)實時處理和吞吐量比較大的領(lǐng)域。同時作為它的功能之一就是用于DDS的高速數(shù)模轉(zhuǎn)換。D/A模塊原理圖輸出的電壓信號跟輸出的數(shù)字量的聯(lián)系：AD9760芯片的功能引腳對應(yīng)的實際引腳參考圖：4.6濾波模塊在由數(shù)字信號至模擬信號這一過程轉(zhuǎn)換好以后，得出的信號仍然是在時間上離散的點，需要將其用低通濾波器進行平滑處理，濾除高次頻率的雜波，得到平滑標(biāo)準(zhǔn)的正弦波。由這次設(shè)計的正弦波頻率范圍可知。所要求的低通濾波器的截止頻率為11MHz，這次用到的為LC低通濾波器（電路圖參考下圖）。五、系統(tǒng)源程序5.1VerilogHDL源程序：moduleDDS1(//inputsys_clk,sys_rst_n,fword,//outputda_clk,da_data, key_1, key_2);//inputportsinputsys_clk;//systemclock;inputsys_rst_n;//systemreset,lowisactive;input[WIDTH1-5:0]fword;//輸入頻率字inputkey_1;inputkey_2;//outputportsoutput[SIZE-1:0]da_data;//DA數(shù)據(jù)output[2:0]da_clk;//DA時鐘//regdefinereg[WIDTH1-5:0]fword_r;reg[WIDTH1-1:0]freq_count;reg[WIDTH2-1:0]rom_addr;//wiredefine//parameterdefineparameterWIDTH1=32;parameterWIDTH2=10;parameterSIZE=10;//parameterfword=86000;//取值860時輸出頻率10hz/************************************************************MainProgram**********************************************************/assignda_clk=c0;always@(posedgec0ornegedgesys_rst_n)beginif(sys_rst_n==1'b0)beginfword_r<=32'h0000;endelsefword_r<=fword;endalways@(posedgec0ornegedgesys_rst_n)beginif(sys_rst_n==1'b0)beginfreq_count<=32'h0000;endelsefreq_count<=freq_count+fword_r;//頻率控制器endalways@(posedgec0ornegedgesys_rst_n)beginif(sys_rst_n==1'b0)beginrom_addr<=32'h0000;endelseif(key_1==1'b1)rom_addr<=freq_count[31:24];//正弦波 elseif(key_1==1'b0)begin if(key_2==1'b1) rom_addr<=freq_count[31:24]+256;//三角波 elseif(key_2==1'b0) rom_addr<=freq_count[31:24]+512;//方波 end endROM ROM_inst( .address(rom_addr), .clock(sys_clk), .q(da_data) );PLL PLL_UO( .areset (~sys_rst_n), .inclk0 (sys_clk), .c0 (c0), .locked (locked) );Endmodule5.2STM32源程序：#include"stm32f10x.h"#include"lcd.h"#include"delay.h"#include"led.h"#include"key.h"#include"sys.h"#include"usart.h"#include"24cxx.h"#include"math.h"#include"usmart.h" #include"dds.h"#include"dac.h"#include"stm32f10x_dac.h"http://信號源程序//byLAN//2013.7.27//最后修改時間7月30日constu8TEXT_Buffer[]={"87654321"};#defineSIZEsizeof(TEXT_Buffer)intmain(void){ /*這個數(shù)組所體現(xiàn)的是GUI中zifu8x16.h中的數(shù)字部分它對應(yīng)的位置所表示的數(shù)字點陣是0123456789*/ u8asc[10]={48,49,50,51,52,53,54,55,56,57}; u8key,boxing; u8wei=0; //頻率的位，共8位0-7 u8xwei; //用來閃爍顯示的位 doublebwei; //加減10的次冪的位 //u8datatemp[SIZE]; u32 fre=1001; //頻率初值為10M double K= 17.179869184; doublesenddata; //初始化一些函數(shù) delay_init(); //延時函數(shù)初始化 LED_Init(); //LED端口初始化 AT24CXX_Init(); //IIC初始化 KEY_Init(); NVIC_Configuration(); //設(shè)置NVIC中斷分組2:2位搶占優(yōu)先級，2位響應(yīng)優(yōu)先級 dds_init(); Dac1_Init(); //DAC初始化 DAC_SetChannel1Data(DAC_Align_12b_R,0);//初始值為0 ili9320_Initializtion(); //液晶屏初始化 ili9320_BackLight(1); //背光常開 ili9320_Clear(GBLUE);POINT_COLOR=BLACK; //設(shè)置字體為黑色 BACK_COLOR=YELLOW; //設(shè)置背景為黃色 LCD_ShowString(0,0,200,16,16,"ByLAN2013/7/29"); LCD_ShowString(222,50,200,16,16,"Hz"); LCD_ShowString(30,50,200,16,16,"Frequency:"); // 頻率分8位顯示 ili9320_PutChar(150,50,asc[fre/10000000],BLACK,YELLOW); ili9320_PutChar(158,50,asc[fre/1000000%10],BLACK,YELLOW); ili9320_PutChar(166,50,asc[fre/100000%10],BLACK,YELLOW); ili9320_PutChar(174,50,asc[fre/10000%10],BLACK,YELLOW); ili9320_PutChar(182,50,asc[fre/1000%10],BLACK,YELLOW); ili9320_PutChar(190,50,asc[fre/100%10],BLACK,YELLOW); ili9320_PutChar(198,50,asc[fre/10%10],BLACK,YELLOW); ili9320_PutChar(206,50,asc[fre%10],BLACK,YELLOW); LCD_ShowString(30,90,200,16,16,"waveform:"); while(1) { bwei=pow((double)10,(double)wei); xwei=fre/(u32)bwei%10; DAC_SetChannel1Data(DAC_Align_12b_R,620);//設(shè)置DAC值 ili9320_PutChar(150,30,asc[(u32)bwei/10000000],BLACK,YELLOW); ili9320_PutChar(158,30,asc[(u32)bwei/1000000%10],BLACK,YELLOW); ili9320_PutChar(166,30,asc[(u32)bwei/100000%10],BLACK,YELLOW); ili9320_PutChar(174,30,asc[(u32)bwei/10000%10],BLACK,YELLOW); ili9320_PutChar(182,30,asc[(u32)bwei/1000%10],BLACK,YELLOW); ili9320_PutChar(190,30,asc[(u32)bwei/100%10],BL