原理圖輸入法設(shè)計(jì)流程

原理圖輸入法設(shè)計(jì)流程第一頁(yè)，共三十五頁(yè)，2022年，8月28日1.1傳統(tǒng)數(shù)字電路設(shè)計(jì)技術(shù)存在的問題1.低速。2.設(shè)計(jì)規(guī)模小。3.分析技術(shù)無法適應(yīng)需要。4.效率低成本高。5.可靠性低。6.體積大功耗大。7.功能有限。。8.無法功能升級(jí)。9.知識(shí)產(chǎn)權(quán)不易保護(hù)。

第二頁(yè)，共三十五頁(yè)，2022年，8月28日1.2現(xiàn)代數(shù)字系統(tǒng)自動(dòng)設(shè)計(jì)流程

1.2.1設(shè)計(jì)輸入

圖1-1應(yīng)用于FPGA/CPLD的EDA開發(fā)流程第三頁(yè)，共三十五頁(yè)，2022年，8月28日1.2.1設(shè)計(jì)輸入

1.圖形輸入

原理圖輸入狀態(tài)圖輸入波形圖輸入2.HDL文本輸入將使用了某種硬件描述語言(HDL)的電路設(shè)計(jì)文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入。第四頁(yè)，共三十五頁(yè)，2022年，8月28日1.2.2硬件描述語言

硬件描述語言VHDL和VerilogHDL在現(xiàn)在EDA設(shè)計(jì)中使用最多，也擁有幾乎所有的主流EDA工具的支持。VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛應(yīng)用。能將以VHDL語言描述數(shù)字系統(tǒng)的程序“翻譯”成數(shù)字電路結(jié)構(gòu)圖文件的軟件工具稱為VHDL綜合器。

第五頁(yè)，共三十五頁(yè)，2022年，8月28日1.2.3綜合圖1-2計(jì)算機(jī)軟/硬件描述語言編譯/綜合工具的不同之處

第六頁(yè)，共三十五頁(yè)，2022年，8月28日1.2.4適配

圖1-1應(yīng)用于FPGA/CPLD的EDA開發(fā)流程

1.2.5時(shí)序仿真與功能仿真1.2.6編程下載

1.2.7硬件測(cè)試

第七頁(yè)，共三十五頁(yè)，2022年，8月28日1.3QuartusII簡(jiǎn)介

圖1-3QuartusII設(shè)計(jì)流程第八頁(yè)，共三十五頁(yè)，2022年，8月28日1.4原理圖輸入設(shè)計(jì)實(shí)例

1.4.1電路原理圖編輯輸入圖1-4選擇編輯文件類型

（1）新建一個(gè)文件夾。（2）打開原理圖編輯窗。

第九頁(yè)，共三十五頁(yè)，2022年，8月28日1.4.1電路原理圖編輯輸入圖1-5打開原理圖編輯窗

（2）打開原理圖編輯窗。

第十頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-6調(diào)入需要的宏功能元件（Symbol）74138（3）編輯構(gòu)建電路原理圖。第十一頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D5-7示例電路圖

（3）編輯構(gòu)建電路原理圖。（4）文件存盤。

第十二頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-8利用“NewPrejectWizard”創(chuàng)建工程EXAMP1

1.4.2創(chuàng)建工程（1）打開建立新工程管理窗。第十三頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-9將所有相關(guān)的文件都加入進(jìn)此工程

1.4.2創(chuàng)建工程（2）將設(shè)計(jì)文件加入工程中。

第十四頁(yè)，共三十五頁(yè)，2022年，8月28日

圖1-10選擇目標(biāo)器件EP2C8Q208C81.4.2創(chuàng)建工程（3）選擇目標(biāo)芯片。

第十五頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-11EXAMP1工程管理窗

1.4.2創(chuàng)建工程（4）工具設(shè)置。

（5）結(jié)束設(shè)置。

第十六頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-1274138的真值表1.4.3功能分析

第十七頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-13選擇目標(biāo)器件EP2C5T144C8

1.4.4編譯前設(shè)置

（1）選擇FPGA目標(biāo)芯片。第十八頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-14選擇配置器件的工作方式

1.4.4編譯前設(shè)置

（2）選擇配置器件的工作方式。

第十九頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-15選擇配置器件型號(hào)和壓縮方式（3）選擇配置器件和編程方式。

（4）選擇目標(biāo)器件閑置引腳的狀態(tài)。

（5）雙功能引腳選擇。第二十頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-16全程編譯后出現(xiàn)報(bào)錯(cuò)信息

1.4.5全程編譯第二十一頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-17選擇編輯矢量波形文件圖1-18波形編輯器1.4.6邏輯功能測(cè)試

（1）打開波形編輯器。第二十二頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-19設(shè)置仿真時(shí)間長(zhǎng)度

1.4.6邏輯功能測(cè)試

（2）設(shè)置仿真時(shí)間區(qū)域。

第二十三頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-20vwf激勵(lì)波形文件存盤

1.4.6邏輯功能測(cè)試

（3）波形文件存盤。

第二十四頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-21向波形編輯器拖入信號(hào)節(jié)點(diǎn)1.4.6邏輯功能測(cè)試

（4）將工程EXAMP1的端口信號(hào)名選入波形編輯器中。第二十五頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-22設(shè)置好的激勵(lì)波形圖

1.4.6邏輯功能測(cè)試

（5）編輯輸入波形（輸入激勵(lì)信號(hào)）。

第二十六頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-23選擇仿真約束和控制1.4.6邏輯功能測(cè)試

（6）仿真器參數(shù)設(shè)置。第二十七頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-24仿真波形輸出

1.4.6邏輯功能測(cè)試

（7）啟動(dòng)仿真器。

（8）觀察仿真結(jié)果。第二十八頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-25AI與SO的延時(shí)波形顯示

1.4.6邏輯功能測(cè)試

（8）觀察仿真結(jié)果。第二十九頁(yè)，共三十五頁(yè)，2022年，8月28日1.5硬件測(cè)試

圖1-26圖1-4所示電路于EP2C5T144內(nèi)的引腳鎖定情況5.5.1引腳鎖定

第三十頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-27AssignmentEditor編輯器表格式引腳鎖定對(duì)話框

1.5.1引腳鎖定

第三十一頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-28選擇編程下載文件和下載模式

1.5.2對(duì)FPGA編程配置（1）打開編程窗和配置文件。第三十二頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-29加入編程下載方式

1.5.2對(duì)FPGA編程配置（2）設(shè)置編程器。

第三十三頁(yè)，共三十五頁(yè)，2022年，8月28日?qǐng)D1-30雙擊選中的編程方式名

（3）硬件測(cè)試。（4）編程配置器件。

第三十四頁(yè)，共三十五頁(yè)，2022年，8月28日實(shí)驗(yàn)1-1．血型合格鑒定電路的設(shè)計(jì)及驗(yàn)證

1-2．碼制轉(zhuǎn)換電路設(shè)計(jì)及驗(yàn)證設(shè)計(jì)一個(gè)8421碼和2421碼相互轉(zhuǎn)換的邏