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文檔簡介

全加器電路實驗報告實驗任務(wù)用與非門和異或門設(shè)計一個1位全加器電路，然后在實驗板上實現(xiàn)自己設(shè)計的邏輯電路，并驗證是否正確。實驗原理在將兩個多位二進(jìn)制數(shù)相加時，除了最低位以外，每一位都應(yīng)該考慮來自低位的進(jìn)位，即將兩個對應(yīng)位的加數(shù)和來自低位的進(jìn)位三個數(shù)相加。這種運(yùn)算稱為全加，所用的電路稱為全加器。按照二進(jìn)制加法運(yùn)算規(guī)則，可以得到如下表所示全加器真值表。其中，A、B是兩個加數(shù)，CI是來自低位的進(jìn)位，S是相加的和，CO是向高位的進(jìn)位。將S、CO和A、B、CI的關(guān)系寫成邏輯表達(dá)式則得到：S=CI’A’B+CI’AB’+CIA’B’+CIAB=A⊕B⊕CI

CO=CI’AB+CIA’B+CI’AB’+CIAB=AB+AC+BC邏輯電路（使用與非門和異或門構(gòu)成）VerilogHDL建模描述moduleadder1

(

inputwirea,

//輸入的低位進(jìn)位及兩個加數(shù)cin、a、b

inputwireb,

inputwirecin,

outputwiresum,

//輸出的和與進(jìn)位

outputwirecout

);

wire

s1,s2,s3;

//定義中間變量

xor(s1,a,b);

//調(diào)用基本異或門

xor(sum,s1,cin);

nand(s2,a,b);

//調(diào)用基本與非門

nand(s3,s1,cin);

and

(cout,s2,s3);

endmodule實驗步驟1.打開LatticeDiamond，建立工程。2.新建VerilogHDL設(shè)計文件，并鍵入設(shè)計代碼。3.綜合并分配管腳，將輸入信號cin、a、b分配至撥碼開關(guān)，將輸出信號sum、cout分配至板卡上的LED。cin/M7,a/M8,b/M9,sum/N13,cout/M12

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