計(jì)算機(jī)組成ALU實(shí)驗(yàn)報(bào)告

計(jì)算機(jī)組成與系統(tǒng)結(jié)構(gòu)實(shí)驗(yàn)報(bào)告院（系）：計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院專業(yè)班級(jí)：學(xué)號(hào)：姓名：同組者：指導(dǎo)教師：實(shí)驗(yàn)時(shí)間：2012年3月28日實(shí)驗(yàn)?zāi)康?進(jìn)一步熟悉AltebraQuartusII開發(fā)環(huán)境（包括各種輸入方法、功能仿真、綜合實(shí)現(xiàn)等）。進(jìn)一步熟悉運(yùn)用VerilogHDL語言進(jìn)行編程。3.熟悉算術(shù)邏輯部件的設(shè)計(jì)，實(shí)現(xiàn)11條指令中運(yùn)算的ALU。實(shí)驗(yàn)儀器：PC機(jī)（安裝Altebra公司的開發(fā)軟件QuartusII） 一臺(tái)實(shí)驗(yàn)原理： 11條目標(biāo)指令的ALU，輸入為兩個(gè)32位操作數(shù)A和B，其中核心部件是能夠進(jìn)行加減運(yùn)算的加法器，加法器除了輸出和/差A(yù)dd_Result以外，還有進(jìn)位標(biāo)志Add_carry、零標(biāo)志Zero、溢出標(biāo)志Add_Overflow和符號(hào)標(biāo)志Add_Sign。 ALU的操作由一個(gè)ALU操作控制信號(hào)生成部件產(chǎn)生的控制信號(hào)來控制，該控制信號(hào)的輸入是ALUctr信號(hào)，輸出有4個(gè)控制信號(hào)：SUBctr、Opct、Ovctr、SIGctr。ALUctr的三位編碼及其對(duì)應(yīng)的操作類型和ALU控制信號(hào)ALU<2:0>操作類型SUBctrOVctrSIGctrOpctr<1:0>Opctr的含義000addu00X00加法器的輸出結(jié)果001add01X00加法器的輸出結(jié)果010orX0X01“按位或”輸出結(jié)果011未用100subu10X00加法器的輸出結(jié)果101sub11X00加法器的輸出結(jié)果110sltu10010小于置位結(jié)果輸出111slt10110小于置位結(jié)果輸出實(shí)驗(yàn)過程及實(shí)驗(yàn)記錄：1完成代碼的編寫，并調(diào)試運(yùn)行。Alu模塊modulealu(A,B,ALUctr,Zero,Overflow,Result);parametern=32;input[n-1:0]A,B;input[2:0]ALUctr;outputZero,Overflow;output[n-1:0]Result;wireSUBctr,OVctr,SIGctr,SignA,SignB,Cin;wire[1:0]OPctr;wire[n-1:0]X,Y,Z,Less,M,N,Add_Result;wireAdd_Carry,Add_Overflow,Add_Sign;assignM={n{1'b0}};assignN={n{1'b1}};assignSUBctr=ALUctr[2];assignOVctr=!ALUctr[1]&ALUctr[0];assignSIGctr=ALUctr[0];assignOPctr[1]=ALUctr[2]&ALUctr[1];assignOPctr[0]=!ALUctr[2]&ALUctr[1]&!ALUctr[0];assignCin=SUBctr;assignX=B^{n{SUBctr}};assignY=A|B;assignSignA=Cin^Add_Carry;assignSignB=Add_Overflow^Add_Sign;assignOverflow=Add_Overflow&OVctr;Adderad(Cin,A,X,Add_Carry,Add_Overflow,Add_Sign,Add_Result,Zero);MUX2to1m1(SignA,SignB,Less,SIGctr);defparamm1.k=1;MUX2to1m2(N,M,Z,Less);MUX3to1m3(Add_Result,Y,Z,Result,OPctr);endmodule2選1模塊moduleMUX2to1(X,Y,Z,ctr);parameterk=32;input[k-1:0]X,Y;outputreg[k-1:0]Z;inputctr;always@(XorYorctr)if(ctr)Z<=X;elseZ<=Y;endmodule3選1模塊moduleMUX3to1(A,B,C,D,ctr);parameterk=32;input[k-1:0]A,B,C;outputreg[k-1:0]D;input[1:0]ctr;always@(AorBorCorctr)if(ctr==2'b00)D=A;elseif(ctr==2'b01)D=B;elseif(ctr==2'b10)D=C;endmodule加法器模塊moduleAdder(Cin,X,Y,Add_Carry,Add_Overflow,Add_Sign,Add_Result,Zero);parameterk=32;input[k-1:0]X,Y;inputCin;outputreg[k-1:0]Add_Result;outputAdd_Carry,Add_Overflow,Add_Sign,Zero;regAdd_Carry;assignZero=~|Add_Result;assignAdd_Sign=Add_Result[31];assignAdd_Overflow=Add_Carry^Add_Result[k-1]^X[k-1]^Y[k-1];always@(XorYorCin){Add_Carry,Add_Result}=X+Y+Cin;endmodule按位或小于置1，大于置0溢出標(biāo)志2.進(jìn)行仿真并驗(yàn)證其正確性：按位或小于置1，大于置0溢出標(biāo)志零標(biāo)志零標(biāo)志總結(jié)與思考： 通過此次試驗(yàn)，對(duì)算術(shù)邏輯部件有了較為深入的了解，掌握了11條目標(biāo)指令的ALU實(shí)現(xiàn)的方法，鍛煉了自己的硬件設(shè)計(jì)能力和編程技巧。 本設(shè)計(jì)采用了verilog硬件描述語言文本輸入方式，在確立總體預(yù)期實(shí)現(xiàn)功能的前提下，分層次模塊進(jìn)行設(shè)計(jì)。通過此設(shè)計(jì)，我對(duì)verilog硬件描述語言有了更深入的了解，也在原來所學(xué)的理論基礎(chǔ)上得到了進(jìn)一步的應(yīng)用。但是由于經(jīng)驗(yàn)不足，有些地方還學(xué)要做進(jìn)一步的改善。通過這次課程設(shè)計(jì)，我再一次體驗(yàn)到了細(xì)心對(duì)于一個(gè)編程者的重要性，以