第5章 EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)

第5章EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng) 5.1GW48型EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)原理與使用介紹5.2GW48實(shí)驗(yàn)電路結(jié)構(gòu)圖5.3GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表5.4GW48型EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)使用示例習(xí)題教學(xué)提示1教學(xué)內(nèi)容：5．1GW48型的EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)原理與使用5．2GW48實(shí)驗(yàn)電路結(jié)構(gòu)圖5．3GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表5．4GW48型EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)使用實(shí)例。教學(xué)重點(diǎn)：EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的工作原理、EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)使用的基本步驟。3教學(xué)難點(diǎn)：EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的工作原理、結(jié)構(gòu)圖的選擇、管腳的鎖定。教學(xué)要求：概括地講述GW48型的EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的組成結(jié)構(gòu)、工作原理及使用方法，并總結(jié)出EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的一般組成結(jié)構(gòu)、工作原理及使用方法。要求學(xué)生通過(guò)老師的講解和實(shí)驗(yàn)的使用，熟練掌握GW48型的EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的組成結(jié)構(gòu)、工作原理及使用方法，并推而廣之掌握EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的一般組成結(jié)構(gòu)、工作原理及使用方法。

5課后作業(yè)：習(xí)題5．1～5．4。5.1GW48型EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)

原理與使用介紹5.1.1系統(tǒng)主要性能及特點(diǎn)(1)GW48系統(tǒng)設(shè)有通用的在系統(tǒng)編程下載電路，可對(duì)Lattice、Xilinx、Altera、Vantis、Atmel和Cypress等世界六大PLD公司各種ISP編程下載方式或現(xiàn)場(chǎng)配置的CPLD/FPGA系列器件進(jìn)行實(shí)驗(yàn)或開(kāi)發(fā)。其主系統(tǒng)板與目標(biāo)芯片板采用接插式結(jié)構(gòu)，動(dòng)態(tài)電路結(jié)構(gòu)自動(dòng)切換工作方式，含可自動(dòng)切換的12種實(shí)驗(yàn)電路結(jié)構(gòu)模式。

(2)GW48系統(tǒng)基于“電路重構(gòu)軟配置”的設(shè)計(jì)思想，采用了I/O口可任意定向目標(biāo)板的智能化電路結(jié)構(gòu)設(shè)計(jì)方案，利用在系統(tǒng)微控制器對(duì)I/O口進(jìn)行任意定向設(shè)置和控制，從而實(shí)現(xiàn)了CPLD/FPGA目標(biāo)芯片I/O口與實(shí)驗(yàn)輸入/輸出資源以各種不同方式連接來(lái)構(gòu)造形式各異的實(shí)驗(yàn)電路的目的。(3)GW48系統(tǒng)除豐富的實(shí)驗(yàn)資源外，還擴(kuò)展了A/D、D/A、VGA視頻、PS/2接口、RS232通信、單片機(jī)獨(dú)立用戶系統(tǒng)編程下載接口、48MHz高頻時(shí)鐘源及在板數(shù)字頻率計(jì)，在其上可完成200多種基于FPGA和CPLD的各類電子設(shè)計(jì)和數(shù)字系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)與開(kāi)發(fā)項(xiàng)目，從而能使實(shí)驗(yàn)更接近實(shí)際的工程設(shè)計(jì)。5.1.2系統(tǒng)工作原理圖5.1為GW48系列EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的板面結(jié)構(gòu)圖，圖5.2為GW48系統(tǒng)目標(biāo)板插座引腳信號(hào)圖，圖5.3為其功能結(jié)構(gòu)模塊圖。GW48型EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)能滿足不同廠家芯片，各種EDA實(shí)驗(yàn)和開(kāi)發(fā)的需要，其實(shí)現(xiàn)原理如下：運(yùn)用“電路重構(gòu)軟配置”的設(shè)計(jì)思想，實(shí)現(xiàn)了CPLD/FPGA目標(biāo)芯片I/O口與實(shí)驗(yàn)輸入/輸出資源可以以各種不同方式連接來(lái)構(gòu)造形式各異的實(shí)驗(yàn)電路的目的，而在不同的運(yùn)行模式下，目標(biāo)芯片I/O口與實(shí)驗(yàn)輸入/輸出資源對(duì)應(yīng)的連接關(guān)系則通過(guò)實(shí)驗(yàn)電路結(jié)構(gòu)圖來(lái)表示。通過(guò)使用萬(wàn)能通用插座而建立不同廠家不同芯片管腳號(hào)與通用萬(wàn)能插座的插座號(hào)的對(duì)照表。建立變化的I/O資源與特定的芯片管腳編號(hào)的聯(lián)系，其實(shí)現(xiàn)步驟為：變化的I/O資源→電路結(jié)構(gòu)圖→插座號(hào)→管腳對(duì)照表→特定的芯片管腳號(hào)，其中萬(wàn)能插座的插座號(hào)是二者聯(lián)系的橋梁。圖5.1GW48實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的板面結(jié)構(gòu)圖圖5.2GW48系統(tǒng)目標(biāo)板插座引腳信號(hào)圖5.2GW48實(shí)驗(yàn)電路結(jié)構(gòu)圖5.2.1實(shí)驗(yàn)電路信號(hào)資源符號(hào)圖說(shuō)明結(jié)合圖5.4，以下對(duì)實(shí)驗(yàn)電路結(jié)構(gòu)圖中出現(xiàn)的信號(hào)資源符號(hào)功能作出一些說(shuō)明。(1)圖5.4(a)是十六進(jìn)制七段全譯碼器，它有7位輸出，分別接七段數(shù)碼管的七個(gè)顯示輸入端：a、b、c、d、e、f和g。它的輸入端為D、C、B、A，其中，D為最高位，A為最低位。例如，若所標(biāo)輸入的口線為PIO19～16，表示PIO19接D，18接C，17接B，16接A。(2)圖5.4(b)是高低電平發(fā)生器，每按鍵一次，輸出電平由高到低或由低到高變化一次，且輸出為高電平時(shí)，所按鍵對(duì)應(yīng)的發(fā)光管變亮，反之不亮。

(3)圖5.4(c)是十六進(jìn)制碼(8421碼)發(fā)生器，由對(duì)應(yīng)的鍵控制輸出4位二進(jìn)制構(gòu)成的1位十六進(jìn)制碼，數(shù)的范圍是0000～1111，即H0～HF。(4)直接與七段數(shù)碼管相連的連接方式的設(shè)置是為了便于對(duì)七段顯示譯碼器的設(shè)計(jì)學(xué)習(xí)。以圖5.7為例，圖中所標(biāo)PIO46～PIO40接g、f、e、d、c、b、a表示PIO46～PIO40分別與數(shù)碼管的七段輸入g、f、e、d、c、b、a相接。(5)圖5.4(d)是單次脈沖發(fā)生器，每按一次鍵，輸出一個(gè)脈沖，與此鍵對(duì)應(yīng)的發(fā)光管也會(huì)閃亮一次，時(shí)間20ms。(6)圖5.4(e)是琴鍵式信號(hào)發(fā)生器，當(dāng)按下鍵時(shí)，輸出為高電平，對(duì)應(yīng)的發(fā)光管發(fā)亮；當(dāng)松開(kāi)鍵時(shí)，輸出為低電平。此鍵的功能可用于手動(dòng)控制脈沖的寬度，具有琴鍵式信號(hào)發(fā)生器的實(shí)驗(yàn)結(jié)構(gòu)圖是圖5.8圖5.4實(shí)驗(yàn)電路信號(hào)資源符號(hào)圖5.2.2各實(shí)驗(yàn)電路結(jié)構(gòu)特點(diǎn)與適用范圍簡(jiǎn)述

(1)結(jié)構(gòu)圖NO.0(圖5.5)：目標(biāo)芯片的PIO16～PIO47共八組4位二進(jìn)制碼輸出，經(jīng)譯碼器可顯示于實(shí)驗(yàn)系統(tǒng)上的八個(gè)數(shù)碼管。(2)結(jié)構(gòu)圖NO.1(圖5.6)：適用于作加法器、減法器、比較器或乘法器。如欲設(shè)計(jì)加法器，可利用鍵4和鍵3輸入8位加數(shù)，鍵2和鍵1輸入8位被加數(shù)，輸入的加數(shù)和被加數(shù)將顯示于鍵對(duì)應(yīng)的數(shù)碼管4～數(shù)碼管1，相加的和顯示于數(shù)碼管6和數(shù)碼管5。可令鍵8控制此加法器的最低位進(jìn)位。圖5.5實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.0圖5.6實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.1圖5.8實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.35.3GW48系統(tǒng)結(jié)構(gòu)圖

信號(hào)名與芯片引腳對(duì)照表

GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳的關(guān)系如表5.3和表5.4所示。其中，表中的“結(jié)構(gòu)圖上的信號(hào)名”是指實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)板上插座的序號(hào)；“引腳號(hào)”是指芯片的管腳序號(hào)；“引腳名稱”是指芯片的可用資源序號(hào)。

結(jié)構(gòu)圖上的信號(hào)名ispLSI1032E-PLCC84ispLSI1048E-PQFP128FLEXEPF10K10-PLCC84XCS05/XCS10-PLCC84EPM7128S-PL84EPM7160S-PL84引腳號(hào)引腳名稱引腳號(hào)引腳名稱引腳號(hào)引腳名稱引腳號(hào)引腳名稱引腳號(hào)引腳名稱PIO026I/O021I/O05I/O03I/O04I/O0PIO127I/O122I/O16I/O14I/O15I/O1PIO228I/O223I/O27I/O25I/O26I/O2PIO329I/O324I/O38I/O36I/O38I/O3PIO430I/O425I/O49I/O47I/O49I/O4PIO531I/O526I/O510I/O58I/O510I/O5PIO632I/O627I/O611I/O69I/O611I/O6PIO733I/O728I/O716I/O710I/O712I/O7PIO834I/O829I/O817I/O813I/O815I/O8PIO935I/O930I/O918I/O914I/O916I/O9表5.3GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表（1）5.4GW48型EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)使用示例綜合前面介紹的情況，我們可知使用GW48型EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的基本步驟如下：(1)根據(jù)所設(shè)計(jì)的實(shí)體