實驗六 時序邏輯電路設計Ⅰ_第1頁
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文檔簡介

EDA課程實驗六時序邏輯電路設計ⅠEDA課組一、實驗目的：1、了解時序邏輯電路設計原理及特點；2、學習使用時序邏輯電路設計方法。二、實驗內(nèi)容2、通過仿真軟件進行驗證仿真。

1、設計幾種典型時序邏輯電路系統(tǒng)；三、實驗原理時序邏輯電路：電路的任意時刻的輸出狀態(tài)不僅取決于該時刻的輸入狀態(tài)，還與電路的原狀態(tài)有關(guān)。所以時序電路都有記憶功能。組合邏輯電路∶∶存儲電路∶∶x1xnyny1q1qnpnp1y1=f(x1,…,xn,q1,…,qn)yn=f(x1,…,xn,q1,…,qn)：：時序電路狀態(tài)的改變只發(fā)生在時鐘邊緣觸發(fā)的一瞬間，該時刻的輸入決定輸出，其它時間都是由系統(tǒng)當前狀態(tài)決定。時序電路一般都是采用過程語句進行硬件描述，采用邊沿或電平觸發(fā)進行控制。常見的時序電路有各種觸發(fā)器、鎖存器、寄存器、移位寄存器、分頻器和計數(shù)器等。下面將對典型時序電路進行Vierlog設計。四、實驗步驟1、基本觸發(fā)器設計clkDDQn(當前狀態(tài)）Qn+1(時鐘有效沿輸入時對應d的輸出狀態(tài)）000clk010101111真值表D觸發(fā)器是時鐘上升沿觸發(fā)電路，只有上升沿到來時，觸發(fā)器狀態(tài)由輸入決定，其它時刻由系統(tǒng)狀態(tài)決定。一位D觸發(fā)器的Verilog描述moduledff(Q,D,clk);input

D,clk;outputregQ;always@(posedgeclk)begin

Q<=D;endendmodule基于以上D觸發(fā)器工作原理，可已采用如下Verilog描述程序：2、基本寄存器與鎖存器設計①寄存器設計：由觸發(fā)器組成，并帶有復位和置位等功能的器件，一般都是采用邊沿觸發(fā)寄存。帶異步復位

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