課程設(shè)計(jì)-序列檢測(cè)器

PAGE電子課程設(shè)計(jì)序列檢測(cè)器學(xué)院：專(zhuān)業(yè)班級(jí)：姓名:學(xué)號(hào)：指導(dǎo)老師：2012年12月目錄設(shè)計(jì)任務(wù)與要求………1總體框圖………………1選擇器件………………1功能模塊………………1脈沖發(fā)生器……………1序列檢測(cè)器……………2分頻器………………3總體設(shè)計(jì)電路圖………5總體電路原理圖……………5QUARATUSII的仿真結(jié)果圖與分析……………5管腳分配…………………6EDA實(shí)驗(yàn)箱驗(yàn)證……………6《序列檢測(cè)器》設(shè)計(jì)1-序列檢測(cè)器任務(wù)與要求設(shè)計(jì)一個(gè)序列檢測(cè)器，在上升沿的作用下，輸入一組二進(jìn)制碼，與預(yù)先設(shè)置的嗎“11100101”二、總體框圖脈沖發(fā)生器脈沖發(fā)生器檢測(cè)器數(shù)碼顯示脈沖發(fā)生器：為檢測(cè)器提供脈沖。檢測(cè)器：具有存儲(chǔ)功能。數(shù)碼顯示器：顯示輸出A或B方案：設(shè)計(jì)手動(dòng)的脈沖發(fā)生器為檢測(cè)器提供脈沖，使其正常工作，然后設(shè)計(jì)檢測(cè)器存儲(chǔ)的數(shù)字為“11100101”選擇器件芯片：EDA實(shí)驗(yàn)箱中EP1C12核心板；七段數(shù)碼管等。外圍電路：將IO_CLK用導(dǎo)線連接到IO3上，將IO9，IO10用導(dǎo)線連接到兩個(gè)LED燈上，接上電源下載完成即可驗(yàn)證。功能模塊1.脈沖發(fā)生器VHDL程序：LIBRARYieee;useieee.std_logic_1164.all;entitypulseis port(pul,M: in std_logic; nq,q: outstd_logic --VGA:outstd_logic_vector(3downto0) );endpulse;architectureaofpulseissignaltemp:std_logic;begin --VGA<="0001";'q<=temp;nq<=nottemp;process(m)begin ifrising_edge(m)then ifpul='0'then temp<='1'; else temp<='0'; endif; endif;endprocess;enda;生成模塊：圖1仿真結(jié)果及分析圖2分析：作用是為序列檢測(cè)器提供合適的脈沖,手按按鈕PB（3），Q輸出一個(gè)脈沖給下個(gè)模塊的CLK。當(dāng)pul為1時(shí)q輸出0；當(dāng)pul為0時(shí)q輸出為1.2、序列檢測(cè)器VHDL語(yǔ)言libraryieee;useieee.std_logic_1164.all;entityCHKisport(din,clk,clr:instd_logic;ab:outstd_logic_vector(3downto0));endCHK;architecturebehavofCHKissignalq:integerrange0to8;signald:std_logic_vector(7downto0);begind<="11100101";process(clk,clr)beginifclr='1'thenq<=0;elsifclk'eventandclk='1'thencaseqiswhen0=>ifdin=d(7)thenq<=1;elseq<=0;endif;when1=>ifdin=d(6)thenq<=2;elseq<=0;endif;when2=>ifdin=d(5)thenq<=3;elseq<=0;endif;when3=>ifdin=d(4)thenq<=4;elseq<=0;endif;when4=>ifdin=d(3)thenq<=5;elseq<=0;endif;when5=>ifdin=d(2)thenq<=6;elseq<=0;endif;when6=>ifdin=d(1)thenq<=7;elseq<=0;endif;when7=>ifdin=d(0)thenq<=8;elseq<=0;endif;whenothers=>q<=0;endcase;endif;endprocess;process(q)beginifq=8thenab<="1010";elseab<="1011";endif;endprocess;endbehav;生成模塊圖3仿真結(jié)果及分析圖4分析：此模塊是一個(gè)對(duì)序列“11100101”的檢測(cè),當(dāng)輸入端DIN在八個(gè)脈沖的作用下分別輸入11100101時(shí)Q端輸出B,否則輸出3分頻器VHDL語(yǔ)言LIBRARYieee;useieee.std_logic_1164.all;entitydeledis port(ab: in std_logic_vector(3downto0); --sel: instd_logic; led:outstd_logic_vector(6downto0) );enddeled;architectureaofdeledis--signaltemp:std_logic;begin led<="1111110"whenab="0000"else "0110000"whenab="0001"else "1101101"whenab="0010"else "1111001"whenab="0011"else "0110011"whenab="0100"else "1011011"whenab="0101"else "1011111"whenab="0110"else "1110000"whenab="0111"else "1111111"whenab="1000"else "1111011"whenab="1001"else "1110111"whenab="1010"else "0011111"whenab="1011"else "1001110"whenab="1100"else "0111101"whenab="1101"else "1001111"whenab="1110"else "1000111"whenab="1111"; ENDa;生成模塊圖5仿真結(jié)果及分析圖6圖7分析：此模塊的作用是將輸出顯示到數(shù)碼管上。當(dāng)ab輸入為1010時(shí)led輸出為1110111（如圖6）；當(dāng)ab輸入為1011時(shí)led輸出為0011111（如圖7）?？傮w設(shè)計(jì)電路圖總體電路原理圖該程序是在連續(xù)脈沖的作用下檢測(cè)序列“11100101”當(dāng)輸入完全符合時(shí)數(shù)碼管顯示B,當(dāng)其中有一個(gè)出錯(cuò)時(shí)或序列不對(duì)時(shí)數(shù)碼管顯示A。圖8QUARATUSII的仿真結(jié)果圖與分析清零端是高電平有效，首先設(shè)清零端為高電平使之清零，然后在八個(gè)有效脈沖的作用下DIN輸入“11100101”且順序一致，此時(shí)數(shù)碼管顯示為“1110111”其它情況為“圖9管腳分配如下圖圖10EDA實(shí)驗(yàn)箱驗(yàn)證（如圖）將IO_CLK用