基于FPGA EPlS30芯片和AD變換器實現(xiàn)導航系統(tǒng)的設(shè)計

基于FPGAEPlS30芯片和AD變換器實現(xiàn)導航系統(tǒng)的設(shè)計1引言INS／GPS組合導航系統(tǒng)在軍事領(lǐng)域和民用方面的運動載體中得到了廣泛應(yīng)用。INS是組合導航系統(tǒng)中的核心部分，涉及多個陀螺儀、多個加速度計和溫度傳感器等眾多傳感器數(shù)據(jù)的采集與處理，同時對系統(tǒng)運算的實時性要求也很高。對于導航計算機系統(tǒng)的研究，許多學者做了大量有益的工作。傳感器數(shù)據(jù)采集現(xiàn)有方案大多采用一片多路△-∑結(jié)構(gòu)的AD芯片采集6路慣性器件信號，這就造成6路信號的數(shù)據(jù)采集不能同時進行，在高動態(tài)下導致組合導航系統(tǒng)導航精度的下降。本文以TI公司生產(chǎn)的AD變換器AD1274和Altera公司生產(chǎn)的FPGAEPlS30位主選芯片，闡述了組合導航系統(tǒng)的實現(xiàn)方法。2數(shù)據(jù)采集組合導航系統(tǒng)的傳感器包括3個低成本微機械陀螺儀（AD‘ADXRS150）、3個微機械加速度計（AD’ADXL210）、壓力傳感器（Motorola‘MPX4115A）、二軸磁羅盤（Honeywel’HMC1022）、一個溫度傳感器（TI‘TMP275）和GPS。對于這些傳感器需同時采樣，方能滿足組合導航系統(tǒng)的要求。本系統(tǒng)選用TI公司生產(chǎn)的高精度模數(shù)轉(zhuǎn)換器ADS1274。ADS1274是一款高性能的24位△-∑結(jié)構(gòu)的AD轉(zhuǎn)換器，有4路同步采樣輸入通道，輸出有串行和并行兩種方式，如1所示。本系統(tǒng)中共采用3片AD1274，一片用于3個陀螺儀信號的數(shù)據(jù)采集；另一片用于3個加速度計的數(shù)據(jù)采集；第三片用于2個磁方位傳感器、1個壓力傳感器的數(shù)據(jù)采集，溫度傳感器的輸出信號為數(shù)字信號，不需要進行模數(shù)變換。每一片均剩余一路AD，用于今后深入研究的冗余系統(tǒng)。為了克服由于傳感器輸出信號數(shù)據(jù)采集時間上的不同步引起的導航計算偏差，除采用具有4通道同步采用的AD1274外，數(shù)據(jù)采集系統(tǒng)的控制采用具有并行機制的FPGA，芯片選用Altera公司的Cyclone低成本FPGAEP1C6Q240。3組合導航系統(tǒng)的設(shè)計組合導航系統(tǒng)的功能包括：數(shù)據(jù)采集采集各種傳感器信號（陀螺儀、加速度計、磁羅盤、溫度計、氣壓高程等）；預(yù)處理采用數(shù)字濾波技術(shù)對采集到的傳感器信號進行預(yù)處理；導航計算利用導航算法進行數(shù)據(jù)融合處理；輸出導航信息將系統(tǒng)的位置、速度、姿態(tài)的功能信息輸出到運動載體控制系統(tǒng)，進行導航指示和運動控制。導航計算和導航信息輸出采用TI的OMAP5912實現(xiàn)。組合導航系統(tǒng)原理如圖2所示。OMAP5910是TI公司生產(chǎn)的雙核處理器，將TMS320C55XTMDSP內(nèi)核與ARM9TDMI內(nèi)核集成在單芯片上，實現(xiàn)了應(yīng)用性能與低功耗的最佳組合。這種獨特的架構(gòu)不僅提供了DSP的低功耗、實施信號處理功能，同時還提供了ARM的命令和控制功能。充分發(fā)揮了DSP進行加、乘運算的優(yōu)勢，進行導航參數(shù)的實時運算，發(fā)揮ARM超強事務(wù)管理功能進行如導航數(shù)據(jù)的輸出、顯示、控制伺服機構(gòu)等。4FPGA設(shè)計4.1FPGA邏輯設(shè)計FPGA的主要工作在于：同步產(chǎn)生各ADC的工作時序；同步發(fā)送命令字；同步接收、數(shù)字濾波和存儲各ADC的轉(zhuǎn)換數(shù)據(jù)；提供與外部處理器的邏輯接口。FPGA內(nèi)部的邏輯單元主要包括：狀態(tài)機（State）、ADC控制器、數(shù)字濾波器、RAM塊、接口單元等，對應(yīng)的結(jié)構(gòu)如圖3所示。狀態(tài)機State是FPGA內(nèi)部的控制單元，它按照固定的節(jié)拍周而復始地運行，并指揮著ADC控制器完成各種操作。根據(jù)FPGA對ADC數(shù)據(jù)發(fā)送和接收的不同過程，狀態(tài)機可分為不同的4個狀態(tài)周期。對于發(fā)送過程，其4個狀態(tài)周期依次為：建立周期、發(fā)送周期、采樣周期、轉(zhuǎn)換周期；對接收過程，其4個狀態(tài)周期依次為：建立周期、接收周期、存儲周期、空閑周期。由于發(fā)送和接收過程在時間上可以重疊，其狀態(tài)流程圖如圖4所示，其中Count的值是根據(jù)采樣頻率確定的，對不同的系統(tǒng)可參照選擇。ADC控制器是FPGA內(nèi)部的主要執(zhí)行單元，它按照狀態(tài)機的節(jié)拍和狀態(tài)指示進行相應(yīng)的工作。RAM是FPGA內(nèi)部的數(shù)據(jù)存儲單元，用于存儲各ADC轉(zhuǎn)換的數(shù)據(jù)。接口單元是FPGA內(nèi)部的功能協(xié)調(diào)單元，為外部處理器OMAP對FPGA的訪問提供橋梁，當OMAP向FPGA寫入ADC初始化配置字時，接口單元將配置字送往ADC控制器，同時復位狀態(tài)機；當OMAP讀取FPGA內(nèi)部RAM塊的數(shù)據(jù)時，接口單元對外部處理器的訪問地址進行譯碼，選中對應(yīng)的RAM塊，將訪問的數(shù)據(jù)送到外部處理器的總線上。對于低成本微機械陀螺儀和加速度計，由于微慣性儀表技術(shù)不很成熟，在性能和精度上仍存在不足，如數(shù)據(jù)輸出中存在野值現(xiàn)象和較大漂移，嚴重影響了系統(tǒng)的正常工作和精度，因此在進行組合導航數(shù)據(jù)融合算法之前，有必要對微機械傳感器（陀螺儀、加速度計、壓力傳感器等）輸出的數(shù)據(jù)進行預(yù)處理。本系統(tǒng)采用文獻介紹的方法利用FPGA設(shè)計FIR濾波器?？紤]總體要求，數(shù)字濾波器設(shè)計指標：通頻帶0～20Hz；通帶衰減不大于-3dB；過渡帶寬5Hz；阻帶內(nèi)最小衰減不小于-20dB；采用頻率100Hz。FPGA通過這些內(nèi)部結(jié)構(gòu)單元的協(xié)調(diào)工作，來完成對各ADC數(shù)據(jù)的同步采集，以及與外部處理器OMAP的無縫接口。4.2邏輯仿真根據(jù)FPGA內(nèi)部的邏輯單元結(jié)構(gòu)和功能，在Altera公司提供的QuartusⅡ開發(fā)平臺中，用VHDL語言對上述邏輯進行了設(shè)計，并進行了功能仿真。其設(shè)計結(jié)果已在該公司的EP1C6得到實現(xiàn)，且性能穩(wěn)定。5結(jié)語本文提出了基于FPGA和高精度ADC的組合導航系統(tǒng)，該系統(tǒng)具有開發(fā)周期短、集成化程度高等特點。軟件和硬件均采用編程實現(xiàn)，設(shè)計靈活，容易修改，在實際應(yīng)用中收到良好的效果。通過跑車試驗，基于FPGA和高精度ADC的組合導航系統(tǒng)的導航位置精度：水平