基于FPGA和IQ調(diào)制器的能量倍增器系統(tǒng)設(shè)計(jì)

基于FPGA和IQ調(diào)制器的能量倍增器系統(tǒng)設(shè)計(jì)摘要：介紹了基于可編程邏輯門陣列（FPGA）的能量倍增器（SLED）相位翻轉(zhuǎn)系統(tǒng)。該系統(tǒng)主要由微波IQ調(diào)制器、FPGA和高速DAC組成。在FPGA的控制下，DAC輸出兩路雙極性脈沖電平信號(hào)，加載于調(diào)制器的IQ端，將微波連續(xù)波輸入信號(hào)轉(zhuǎn)變?yōu)?μs脈沖輸出信號(hào)，并且在3μs時(shí)刻微波相位發(fā)生180°跳變。經(jīng)測(cè)試，相位翻轉(zhuǎn)精度為180°±２°，翻轉(zhuǎn)相位的長(zhǎng)期穩(wěn)定度優(yōu)于±0.5°；相位翻轉(zhuǎn)系統(tǒng)驅(qū)動(dòng)的６臺(tái)SLED的輸出功率增益均超過7dB，最高達(dá)到7.54dB，增益的長(zhǎng)期穩(wěn)定度達(dá)到±0.1dB。

在合肥光源（HLS）重大升級(jí)改造工程中，為了實(shí)現(xiàn)儲(chǔ)存環(huán)滿能量注入，直線加速器的能量從200MeV升級(jí)到800MeV。速調(diào)管功率源從５個(gè)增加到8個(gè)，其中80ＭＷ速調(diào)管２個(gè)（１＃，８＃），50ＭＷ速調(diào)管6個(gè)（2#～7#）。每個(gè)速調(diào)管驅(qū)動(dòng)２根３ｍ等梯度加速管，構(gòu)成一個(gè)加速段。２＃～７＃微波系統(tǒng)中安裝了能量倍增器（SLED），全部啟用可將電子能量提高到1GeV。能量倍增器是一種RF脈沖能量壓縮裝置，可將RF長(zhǎng)脈沖壓縮為高峰值的短脈沖。能量倍增器工作時(shí)，輸入微波信號(hào)需要在脈沖內(nèi)進(jìn)行快速相位翻轉(zhuǎn)，為此我們研制了基于FPGA和IQ調(diào)制器的相位翻轉(zhuǎn)系統(tǒng)。１能量倍增系統(tǒng)的總體參數(shù)設(shè)計(jì)HLS的SLED是由中國(guó)科學(xué)院高能物理研究所研制，主要技術(shù)指標(biāo)見表１。６臺(tái)SLED和低電平相位翻轉(zhuǎn)系統(tǒng)的布局如圖１所示。圖１800ＭeV直線加速器布局圖HLSSLED設(shè)計(jì)為將4μs功率脈沖壓縮為1μs,即速調(diào)管輸出3μs脈沖功率后,微波相位立即跳變180°,并持續(xù)1μs。在兩個(gè)儲(chǔ)能腔調(diào)諧一致和微波相位翻轉(zhuǎn)180°的理想狀態(tài)下,SLED的理論設(shè)計(jì)增益可達(dá)到7.8dB。依據(jù)800MeV直線加速器的總體設(shè)計(jì)方案,SLED的增益指標(biāo)為不低于7dB,增益設(shè)計(jì)值與實(shí)際工作值之間有較大余量,因此可適當(dāng)放寬相位翻轉(zhuǎn)系統(tǒng)的絕對(duì)精度要求。但為了保證脈沖間直線加速器電子束能量的一致性和穩(wěn)定性,相位翻轉(zhuǎn)必須在脈沖間保持高度的一致。相位翻轉(zhuǎn)系統(tǒng)的基本設(shè)計(jì)指標(biāo)為:相位翻轉(zhuǎn)精度為180°±2°,翻轉(zhuǎn)相位的長(zhǎng)期穩(wěn)定度為±0.5°。整個(gè)能量倍增系統(tǒng)的考核指標(biāo)為:峰值能量增益大于7dB,增益的長(zhǎng)期穩(wěn)定度達(dá)到±0.1dB。2相位翻轉(zhuǎn)系統(tǒng)結(jié)構(gòu)設(shè)計(jì)相位翻轉(zhuǎn)系統(tǒng)主要由IQ調(diào)制器、FPGA功能板和光電轉(zhuǎn)換模塊組成,如圖2~3所示。圖2相位翻轉(zhuǎn)系統(tǒng)原理圖圖3相位翻轉(zhuǎn)系統(tǒng)實(shí)物圖國(guó)內(nèi)外相關(guān)實(shí)驗(yàn)室的相位翻轉(zhuǎn)系統(tǒng)普遍采用PSK(phaseshiftkeying)開關(guān)或跳相控制電路作為跳相執(zhí)行器件[7-9],我們選擇IQ調(diào)制器,主要原因是它有同相(I)和正交(Q)兩個(gè)控制信號(hào),有生成復(fù)雜幅相調(diào)制模式的潛力;其次,當(dāng)IQ信號(hào)幅度為零時(shí),調(diào)制器的射頻輸出是截止的,可用于整個(gè)直線加速器裝置的快速聯(lián)鎖保護(hù)[10]。IQ調(diào)制器采用了PulsarMicrowave公司的IDOH-01-45,其LO載波頻率為2~4GHz,通道帶寬為100MHz,IQ幅度、相位穩(wěn)定度分別優(yōu)于為1dB和8°,通道隔離度為30dB,駐波比小于1.5。光電轉(zhuǎn)換模塊接收來自于加速器時(shí)序系統(tǒng)的光脈沖信號(hào),轉(zhuǎn)換為電信號(hào)輸入FPGA單元,作為觸發(fā)信號(hào)。FPGA系統(tǒng)采用一塊Xilinx-Vertex5的FPGA開發(fā)板搭配高速可擴(kuò)展ADDA板。FPGA內(nèi)部鎖相環(huán)倍頻模塊(PLL)最高可產(chǎn)生200MHz的時(shí)鐘信號(hào),為保證FPGA時(shí)序穩(wěn)定性,將內(nèi)部時(shí)鐘設(shè)定為100MHz。高速ADDA擴(kuò)展板在Vertex5FPGA平臺(tái)上可實(shí)現(xiàn)14位的模數(shù)、數(shù)模轉(zhuǎn)換。圖4為FPGA和DAC的功能框圖。圖4FPGA和DAC功能框圖利用硬件描述語(yǔ)言(VerilogHDL語(yǔ)言)在ISE軟件開發(fā)環(huán)境下,調(diào)用FPGA內(nèi)的相關(guān)模塊如PLL模塊、DAC模塊、BUFER模塊等編寫了相位翻轉(zhuǎn)信號(hào)的邏輯控制程序。DAC脈沖輸出信號(hào)的生成采用了FPGA的狀態(tài)機(jī)模式。無觸發(fā)信號(hào)時(shí),FPGA狀態(tài)機(jī)處于0狀態(tài),寫入高速DAC板的值保