基于復(fù)雜可編程邏輯器件實(shí)現(xiàn)數(shù)據(jù)采集系統(tǒng)的軟硬件設(shè)計(jì)

基于復(fù)雜可編程邏輯器件實(shí)現(xiàn)數(shù)據(jù)采集系統(tǒng)的軟硬件設(shè)計(jì)1引言以往的數(shù)據(jù)采集系統(tǒng)多數(shù)采用單片機(jī)、DSP等微處理器產(chǎn)生A/D轉(zhuǎn)換芯片所需要的控制時(shí)序，以及通道轉(zhuǎn)換所需要的時(shí)序邏輯信號，這樣會占用CPU較多的時(shí)間。本文介紹基于CPLD的高速高精度數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方法，所需控制時(shí)序及地址譯碼等電路均由CPLD產(chǎn)生，并將轉(zhuǎn)換結(jié)果放于雙端口RAM中，CPU隨時(shí)從雙端口RAM中讀取轉(zhuǎn)換結(jié)果，大大提高系統(tǒng)的數(shù)據(jù)采集速度。在某些控制系統(tǒng)中，其數(shù)據(jù)采集除了要滿足最基本的精度和速度要求外，還必須在動態(tài)范圍、分辨率等指標(biāo)上滿足要求。普通的高位數(shù)A/D在轉(zhuǎn)換精度和速度上難以兼顧，例如目前市場上∑-Δ型串行輸出24位A/D，其轉(zhuǎn)換時(shí)間都在ms級，不能滿足高速數(shù)據(jù)采集的要求，為了在較低成本的前提下仍能獲得較高的動態(tài)范圍和采集速度，設(shè)計(jì)中采用了基于CPLD控制的帶浮點(diǎn)放大器的兩級并行A/D轉(zhuǎn)換方案，系統(tǒng)在小信號輸入時(shí)放大較高的倍數(shù)，以增加A/D轉(zhuǎn)換的有效位數(shù)，在大信號時(shí)放大較低的倍數(shù)，截?cái)嘈×勘ＷC信號的主要部分，既保證了數(shù)據(jù)采集系統(tǒng)的動態(tài)測量范圍，同時(shí)又兼顧到系統(tǒng)的采集精度和速度。2帶浮點(diǎn)放大器的CPLD數(shù)據(jù)采集系統(tǒng)硬件設(shè)計(jì)2.1系統(tǒng)硬件整體框圖帶浮點(diǎn)放大器的CPLD高速高精度數(shù)據(jù)采集系統(tǒng)硬件電路如圖1所示，它由模擬信號輸入調(diào)理電路、程控放大器PGA204、A/D轉(zhuǎn)換器ADS7800和ADS7805、雙端口存儲器IDT7134、數(shù)據(jù)采集時(shí)序控制器EPM7128等構(gòu)成。所需控制時(shí)序及地址譯碼等電路均由可編程邏輯器件EPM7128產(chǎn)生，CPLD通過編程用多種計(jì)數(shù)器、邏輯電路、時(shí)鐘電路等組成的純硬件子系統(tǒng)實(shí)現(xiàn)A/D的控制、轉(zhuǎn)換、讀取時(shí)序，不僅節(jié)省了PCB面積，減少了整個(gè)系統(tǒng)結(jié)構(gòu)的復(fù)雜程度，提高了系統(tǒng)的可靠性。圖1帶浮點(diǎn)放大器的CPLD多通道數(shù)據(jù)采集系統(tǒng)硬件電路圖浮點(diǎn)放大器的結(jié)構(gòu)如圖1的上方虛線框內(nèi)所示，主要由12位的預(yù)轉(zhuǎn)換A/D轉(zhuǎn)換器ADS7800、編碼電路和程控增益放大器PGA204組成。首先，輸入信號接入預(yù)轉(zhuǎn)換電路，根據(jù)ADS7800的輸出結(jié)果，由編碼電路判斷輸入信號的范圍，設(shè)定程控放大器的放大倍數(shù)（1、10、100、1000倍四個(gè)檔）；程控放大電路主要是根據(jù)編碼電路確定下來的增益碼實(shí)現(xiàn)對輸入信號的放大，在不超出16位A/D輸入范圍的前提下，盡量將信號放大足夠的倍數(shù)，以擴(kuò)大數(shù)據(jù)采集系統(tǒng)的動態(tài)范圍，隨后將放大適當(dāng)倍數(shù)的模擬信號再送入16位A/D轉(zhuǎn)換器。浮動的放大倍數(shù)稱為“階碼”，16位A/D轉(zhuǎn)換結(jié)果稱為“尾碼”，數(shù)據(jù)采集系統(tǒng)的輸出結(jié)果由“階碼”+“尾碼”組成，這類似于計(jì)算機(jī)中浮點(diǎn)數(shù)的表達(dá)方式，“浮點(diǎn)”放大器也因此得名。系統(tǒng)采用了具有高速采集保持功能的轉(zhuǎn)換器ADS7800，它支持雙極性模擬量輸入，輸入范圍±10V、±5V可選，內(nèi)部具有時(shí)鐘和電壓參考，采樣速率可高達(dá)333kHz，從而保證了信號分檔的速度。美國BB公司出品的16位A/D芯片ADS7805具有如下突出特點(diǎn)：（1）自帶采樣/保持器，方便對交流信號的采樣；（2）最高采樣頻率可達(dá)100kHz；（3）轉(zhuǎn)換結(jié)果全16位并行輸出，具有三態(tài)緩沖功能，與16位數(shù)據(jù)總線接口方便；（4）提供±10V的輸入范圍，與工業(yè)標(biāo)準(zhǔn)兼容；（5）單+5V電源供電，可方便地與其它芯片接口。2.2ADS7800和ADS7805的時(shí)序圖2A/D轉(zhuǎn)換器的工作時(shí)序圖2.3系統(tǒng)工作流程數(shù)據(jù)采集子系統(tǒng)的主要控制流程如下：輸入信號接入ADS7800進(jìn)行預(yù)轉(zhuǎn)換；編碼電路將ADS7800的12位轉(zhuǎn)換結(jié)果，取其絕對值，并根據(jù)輸入信號落在那個(gè)區(qū)間，確定程控放大器的增益，取得“階碼”；鎖定增益數(shù)值，經(jīng)適當(dāng)放大后的信號送入A/D轉(zhuǎn)換器ADS7805取得16位的有效“尾碼”；將“階碼”和“尾碼”送入雙端口RAM保存；切換地址重復(fù)上述過程。從上述過程可以看出時(shí)序邏輯控制電路必須保證兩片A/D轉(zhuǎn)換器的轉(zhuǎn)換與結(jié)果存儲、讀取協(xié)調(diào)可靠有序地運(yùn)行，時(shí)序控制電路應(yīng)當(dāng)自動生成A/D控制信號以及共享RAM的寫入、地址等信號。3數(shù)據(jù)采集系統(tǒng)軟件設(shè)計(jì)運(yùn)用VHDL硬件設(shè)計(jì)語言，采用狀態(tài)機(jī)方法對CPLD進(jìn)行編程實(shí)現(xiàn)流水控制。下面以對ADS7800和PGA204組成的浮點(diǎn)放大器的控制為例，CPLD簡要程序如下：ARCHITECTUREAD_CPLDOFadnew_testISPROCESS（clockin）beginifReset=‘1’thenRC12《=‘1’;state《=s0;elsifclockin‘eventandclockin=’1‘thenbusy_12n1《=busy_12n2;--判斷ADS7800的BUSY端是否上升沿busy_12n2《=Busy12;--讀取ADS7800的BUSY端狀態(tài)busy_12pd《=notbusy_12n1andbusy_12n2;casestateiswhens0=》RC12《=’1‘;state《=s1;whens1=》--啟動ADS7800RC12《=’0‘;state《=s2;whens2=》RC12《=’1‘;state《=s3;whens3=》ifbusy_12pd=’1‘then--ADS7800轉(zhuǎn)換結(jié)束Data_fw《=Data12_in;--讀取ADS7800結(jié)果state《=s4;endif;whens4=》--轉(zhuǎn)換結(jié)果取絕對值ifData_fw》2047then--》7FFHTemp_fw《=Data_fwAND“011111111111”;elseTemp_fw《=notData_fwAND“011111111111”;endif;state《=s5;whens5=》--PGA204的增益控制ifTemp_fw《3thenPGA_G《=“11”;--放大1000倍elseifTemp_fw《20thenPGA_G《=“10”;--放大100倍elseifTemp_fw《200thenPGA_G《=“01”;--放大10倍elsePGA_G《=“00”;--放大1倍endif;endif;endif;state《=s0;whenothers=》--初始化狀態(tài);state《=s0;endcase;endif;endPROCESS;ENDAD_CPLD;4結(jié)束語本文作者創(chuàng)新點(diǎn)：所設(shè)計(jì)的帶浮點(diǎn)放大器的CPLD數(shù)據(jù)采集系統(tǒng)，其浮點(diǎn)放大器在小信號輸入時(shí)放大較高的倍數(shù)，在大信號時(shí)放大較低的倍數(shù)，保證了數(shù)據(jù)采集系統(tǒng)的動態(tài)測量范圍；雙端口RAM作為A/D轉(zhuǎn)換與CPU之間的橋梁，為高速數(shù)據(jù)吞吐提供了有力的硬件支持；CPLD具有大量I/O管腳和較強(qiáng)的帶載能力，內(nèi)部資源豐富、處理速度快，可實(shí)現(xiàn)靈活多變的控制流程