基于FPGA的高速通信可重構系統(tǒng)靈活多變可以適應不同的應用需求

基于FPGA的高速通信可重構系統(tǒng)靈活多變可以適應不同的應用需求遠程通信系統(tǒng)和遠程監(jiān)控系統(tǒng)對信號傳輸有兩方面的要求：一方面要求接口靈活且有較高的數(shù)據(jù)傳輸帶寬；另一方面要求系統(tǒng)的傳輸距離遠。傳統(tǒng)接口如UART，USB，以太網(wǎng)等在傳輸帶寬和傳輸距離上均無法滿足要求。低壓差分信號(LVDS)是一種低擺幅的差分信號技術。LVDS的恒流源模式及低擺幅輸出使傳輸速度可以從數(shù)百Mb／s到2Gb／s以上。差分傳輸方式使LVDS信號對共模輸入噪聲有更強的抵抗能力。LVDS技術功耗低，100Ω的負載電阻功耗僅有1．2mW。這些特點使得LVDS技術廣泛應用在許多要求高速度與低功耗的領域。隨著半導體工藝進步，現(xiàn)場可編程邏輯陣列(FPGA)的性能和集成度在不斷提高，同時成本在下降。FPGA片內(nèi)資源豐富且靈活性強。通過配置邏輯資源和I／O，可以生成支持各種標準的接口，適合完成接口間的通信工作。FPGA的可重構性使相同的硬件環(huán)境可以實現(xiàn)不同的功能，節(jié)約了系統(tǒng)升級和更改的成本。1系統(tǒng)構成及原理高速數(shù)據(jù)傳輸系統(tǒng)的原理框圖如圖1所示。整個系統(tǒng)由發(fā)送板、接收板和傳輸線三部分組成。

高速數(shù)據(jù)傳輸系統(tǒng)的原理框圖

發(fā)送板主要由接口電路、FPGA和電纜驅(qū)動電路組成，完成的功能是將輸入的各種信號轉換為串行數(shù)據(jù)幀通過傳輸鏈路進行傳輸。接收板主要由接收均衡電路、時鐘恢復電路、FPGA和接口電路組成，實現(xiàn)將串行數(shù)據(jù)幀接收并恢復成原始信號的功能。傳輸線選用同軸電纜。與雙絞線相比同軸電纜的抗干擾能力強、傳輸距離遠，與光纜相比同軸電纜的成本低。同軸電纜適合本系統(tǒng)這種傳輸速率低于200Mb／s，傳輸距離小于300m的應用場合。系統(tǒng)的輸入信號包括串口信號、網(wǎng)絡信號和并行視頻信號等。分別選用MAX232，RTL8201，SN74LVC4245等芯片組成接口電路，將輸入信號轉換為FPGA支持的LVTTL／LVCMOS電平信號，起到保護器件和增加信號驅(qū)動能力的作用。接收板FPGA首先完成系統(tǒng)輸入信號的接收工作，再將異步時鐘域的信號轉換到統(tǒng)一的系統(tǒng)時鐘下，接下來將信號并串轉換并添加起始位、停止位和校驗位組成特定的幀格式，然后對其進行8B／10B編碼，最后通過差分I／O以LVDS電平輸出。接收板FPGA接收到串行信號后將信號解碼、解幀，抽取出原始數(shù)據(jù)進行恢復，最后通過相應的I／O將恢復后的信號輸出給各接口。從FPGA直接輸出的LVDS信號在100Mb／s傳輸速率下傳輸距離不足10m，需要使用電纜驅(qū)動電路增加LVDS信號的驅(qū)動能力，同時使用接收均衡電路補償通過電纜傳輸后衰減的信號，達到加強系統(tǒng)長距離傳送能力的目的。如果使用1根同軸電纜傳輸時鐘，其余傳輸數(shù)據(jù)，會因為無法保證這些電纜嚴格等長導致接收數(shù)據(jù)的建立時間和保持時間無法滿足后級電路的要求。另一方面，經(jīng)過傳輸后時鐘信號的Jitter會增加，使FPGA內(nèi)部的PLL無法鎖定時鐘。本系統(tǒng)電纜上傳輸?shù)亩际菙?shù)據(jù)信號，接收端同步時鐘通過時鐘恢復電路從串行數(shù)據(jù)中還原。2系統(tǒng)的硬件設計2．1FPGA部分電路設計系統(tǒng)選用Xilinx公司Spartan3系列的FPGA：S3C500E。它有10476個邏輯單元，232個I／O，4個時鐘管理模塊(DCM)，存儲器包括360Kb的塊RAM和73Kb的離散RAM。所有I／O可以組成92組LVDS差分對，最高輸入輸出速率高到622Mb／s，所以系統(tǒng)不需要額外的電路實現(xiàn)LVDS接口。DCM模塊可以將輸入時鐘靈活的倍頻或降頻，最高工作頻率達到311MHz。以上參數(shù)和性能不僅滿足當前的設計需求，而且為系統(tǒng)的升級保留了充足的設計余量。FPGA外圍電路包括時鐘部分和配置部分。時鐘使用電路板上的晶振提供，通過GCLK腳與FPGA相連。GCLK是專用時鐘引腳，這個腳的驅(qū)動能力強，到所有邏輯單元的延時基本相同。配置電路采用主動SPI模式。相比其他模式，主動SPI模式的外圍電路簡單、體積小、成本低。而且SPIFLASH的容量大，除了存儲配置文件，還可以存儲其他用戶數(shù)據(jù)。S3C500E的配置文件大小為2Mb，本系統(tǒng)采用存儲量為16Mb的M25P16作為配置存儲器。2．2傳輸部分電路設計傳輸部分設計包括選擇同軸電纜和設計相應的發(fā)送接收電路。本系統(tǒng)選用的同軸電纜型號為SVY-50-3，成本低、性能好。這款電纜的特征阻抗為50Ω，速率150MHz時信號傳輸100m的最大衰減為18．01dB。它具有良好的屏蔽特性，可以在復雜的電磁環(huán)境中正常工作。電纜驅(qū)動電路和接收均衡電路分別選用NationalSemiconductor公司的芯片CLC005和CLC012。CLC005支持LVDS電平輸入，最高傳輸速率達到622Mb／s，輸出信號峰一峰值從O．7～2V。CLC012可以自動均衡頻率在50～650MHz的信號。時鐘恢復器件選用CLC016，它的輸入信號來自CLC-012，輸出時鐘和數(shù)據(jù)接FPGA，恢復的時鐘在數(shù)據(jù)上升沿有