vhdl按鍵控制數(shù)碼管顯示

vhdl按鍵控制數(shù)碼管顯示在傳統(tǒng)的硬件電路設(shè)計(jì)中，主要的設(shè)計(jì)文件是電路原理圖，而采用HDL設(shè)計(jì)系統(tǒng)硬件電路時(shí)主要使用HDL編寫(xiě)源程序。VHDL的主要優(yōu)點(diǎn)有：（1）VHDL支持自頂至下的和基于庫(kù)的設(shè)計(jì)方法，而且支持同步電路、異步電路、現(xiàn)場(chǎng)可編程門陣列器件FPGA（fieldprogrammablegatearray）以及其他隨機(jī)電路的設(shè)計(jì)。（2）VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)再利用的功能，它支持系統(tǒng)的數(shù)學(xué)模型直到門級(jí)電路的描述，并且高層次的行為描述與低層次的門級(jí)電路描述、結(jié)構(gòu)描述可以混合使用。（3）VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)，當(dāng)門級(jí)或門級(jí)以上的描述通過(guò)仿真檢驗(yàn)后，再利用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝，因此電路的設(shè)計(jì)與工藝的改變是相互獨(dú)立的。彼此的改變不會(huì)產(chǎn)生不良影響，并且VHDL硬件描述語(yǔ)言的實(shí)現(xiàn)目標(biāo)器件的選擇范圍廣泛，可使用各系列的CPLD、FPGA及各種門陣列器件。（4）VHDL具有類屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于己完成的設(shè)計(jì)源程序，可以通過(guò)修改類屬參數(shù)表和函數(shù)的辦法來(lái)改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。VHDL具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得門電路級(jí)的功能仿真、檢查成為可能，使設(shè)計(jì)者對(duì)整個(gè)工程設(shè)計(jì)的結(jié)構(gòu)和功能的可行性做出決策。（5）VHDL作為一種IEEE的工業(yè)標(biāo)準(zhǔn)，使VHDL的設(shè)計(jì)成果便于重復(fù)利用和交流。這就更進(jìn)一步推動(dòng)了VHDL語(yǔ)言的推廣及完善。另外，由于其語(yǔ)法嚴(yán)格，給閱讀和使用帶來(lái)極大的便利。硬件設(shè)計(jì)軟件設(shè)計(jì)本設(shè)計(jì)的VHDL程序主要有共有3個(gè)部分：分頻、數(shù)碼管掃描進(jìn)程、顯示控制進(jìn)程。方案原理圖如下。完整程序：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYkeyISPORT（clk：INSTD_LOGIC;key：instd_logic_vector（7downto0）;l：outSTD_LOGIC_VECTOR（2downto0）;data_o：outSTD_LOGIC_VECTOR（7downto0）;bell：outSTD_LOGIC：=‘0’）;ENDkey;ARCHITECTUREanOFkeyISsignalclk_1k：std_logic;signalp：integerrange0to7;beginprocess（clk）variablecnt1：integerrange0to200;variablecnt2：integerrange0to125;beginifclk‘eventandclk=’1‘thenifcnt1=200thencn