基于ibis模型的信號上升時間對信號完整性的影響

基于ibis模型的信號上升時間對信號完整性的影響

在高速電路的信號完整性方面，人們習(xí)慣于直觀地分析信號頻率。對于高速電路有一個比較流行的定義:當(dāng)數(shù)字邏輯電路的頻率達(dá)到或超過45～50MHz,且工作在這個頻率之上的電路占整個電路的1/3以上時,就稱為高速電路。這是純粹從信號頻率的角度來判斷是否會出現(xiàn)信號完整性問題(SignalIntegrity,SI),但實際上這種說法是有問題的。因為在當(dāng)今的高速電路設(shè)計中,即使是一些工作在20MHz時鐘頻率的產(chǎn)品,仍然有可能會碰到一些200MHz系統(tǒng)具有的SI問題。事實上,信號頻率對高速電路信號完整性的影響只是很小一部分,信號完整性問題的根源在于信號的上升或下降時間。在低速時代,電平跳變時信號上升時間較長,通常有幾個納秒,互連線不至于影響電路功能。但隨著芯片制造工藝的改進,晶體溝道長度大大減小,信號的上升或下降時間已經(jīng)縮短到百皮秒級別,而且還將進一步縮短。不管信號頻率如何,幾乎所有設(shè)計都會遇到信號完整性問題。1信號上升時間tr在進行高速數(shù)字設(shè)計之前,必須明白一個問題,即多高的頻率范圍對于高速數(shù)字設(shè)計才重要。這就牽扯到了一個重要的概念:轉(zhuǎn)折頻率(TheKneeFrequency)。轉(zhuǎn)折頻率的定義為:Fknee=0.5/Τr(1)Fknee=0.5/Tr(1)式中:Fknee為轉(zhuǎn)折頻率;Tr為信號上升時間。Fknee的重要意義在于:(1)數(shù)字脈沖的大部分能量集中在Fknee頻率以下;(2)數(shù)字電路在Fknee頻率以上的頻率特性對于它處理數(shù)字信號幾乎沒有影響。也就是說任何數(shù)字信號的重要特性主要由Fknee頻率以下的信號頻譜決定,對于信號傳播的整個路徑,如果要正確地傳輸信號上升時間為Tr的數(shù)字信號,其頻率響應(yīng)至少在Fknee之前都應(yīng)當(dāng)是平坦的。如果Fknee之前某個頻段的頻率響應(yīng)不是平坦的,在接收端的信號就可能出現(xiàn)過沖、下沖、振鈴或串?dāng)_等信號完整性問題。由式(1)可以看出,轉(zhuǎn)折頻率Fknee只取決于信號上升時間Tr,而跟電路的其他參數(shù)沒有任何直接聯(lián)系。信號上升時間Tr越短,轉(zhuǎn)折頻率Fknee就越高,對電路信號完整性造成影響的頻率范圍就越寬,使得信號傳播的SI問題更加嚴(yán)重。以上分析說明了信號上升時間的減小是造成當(dāng)今電路設(shè)計的信號完整性問題越來越突出的根本原因。2信號上升時間的仿真在過去的低速時代,電平跳變時信號上升時間較長,器件間的互連線不至于影響電路的功能,沒必要關(guān)心信號完整性問題。但在今天的高速時代,隨著IC信號上升時間的不斷減小,很多都在皮秒級別,不管信號頻率如何,信號沿互連線上的電氣特性已不可忽略,互連線必須作為傳輸線來對待,從而產(chǎn)生了很多以前沒有的信號完整性問題。當(dāng)信號沿互連線傳播時所受的瞬態(tài)阻抗發(fā)生變化時,就會產(chǎn)生反射。一般情況下,低阻抗的源端驅(qū)動器和高阻抗的終端接收器不完全和傳輸線的特性阻抗匹配,信號將在驅(qū)動器和接收器之間來回反彈,造成過沖、下沖及振鈴現(xiàn)象。當(dāng)導(dǎo)線很長時,多次反射會引起信號完整性問題。若導(dǎo)線足夠短,那么雖然仍舊產(chǎn)生了反射,但它們卻被上升沿或下降沿掩蓋住了,信號波形沒有太大的改變,一般不會引起問題。那么走線長度就有一個臨界值,大于這個值,反射信號疊加在高電平處,就會引起信號完整性問題,小于這個值,反射信號被上升沿或下降沿淹沒,不會對信號完整性造成影響。這個臨界值就稱為臨界長度。圖1為在SigXplorer中建立的一個單傳輸線系統(tǒng)的拓?fù)浣Y(jié)構(gòu),驅(qū)動端和負(fù)載端均未作任何端接,傳輸線時延Td=0.458ns,特性阻抗Z0=50Ω,信號頻率f=100MHz。保持電路其他參數(shù)不變,通過修改IBIS模型,將驅(qū)動端信號上升時間Tr分別設(shè)定為2.29ns,0.916ns和0.229ns,并進行仿真,得到仿真結(jié)果及負(fù)載端的波形如圖2所示。由表1及圖2可見,隨著信號上升時間Tr的減小,反射造成的過沖迅速增大,噪聲容限迅速減小,信號質(zhì)量急劇惡化,信號完整性受到嚴(yán)重影響。如果Tr足夠大,如圖2所示Tr=2.29ns時,信號波形沒有太大的改變,反射造成的過沖較小,噪聲容限較大,信號保持了較好的完整性,此時Td=20%Tr。通過以上分析和大量的實踐,得出一個粗略的經(jīng)驗法則:當(dāng)傳輸線時延(Td)大于信號上升時間(Tr)的20%時,傳輸線上由于阻抗不匹配而產(chǎn)生的反射噪聲就會影響到電路功能,必須采取阻抗匹配措施加以控制,否則它將是造成信號完整性問題的隱患;當(dāng)傳輸線時延(Td)小于信號上升時間(Tr)的20%時,反射噪聲很小,不會影響到電路功能,傳輸線不需要進行阻抗匹配。因此,Td=20%Tr即為傳輸線的臨界長度。通過修改IBIS模型,設(shè)定驅(qū)動端信號上升時間Tr為0.229ns,設(shè)定傳輸線時延Td為0.1ns。保持信號上升時間及其他參數(shù)不變,設(shè)置驅(qū)動端信號頻率分別為100MHz,300MHz,并進行仿真,得到仿真結(jié)果及接收端的波形如表2、圖3所示。由圖3及表2可以看出,當(dāng)信號上升時間過短,使得傳輸線時延大于臨界長度時,無論信號頻率如何,都將發(fā)生嚴(yán)重的反射,且反射造成的過沖、下沖和振鈴的大小均未發(fā)生明顯變化。即使信號頻率很低,反射產(chǎn)生的過大的過沖及下沖也會極大的降低系統(tǒng)噪聲容限,甚至越過邏輯電平門限造成誤觸發(fā)?？梢?信號上升時間是造成PCB板上走線反射問題的根本因素,如果信號上升時間很短,使得傳輸線時延大于臨界長度,則即使信號頻率很低,也將發(fā)生嚴(yán)重的反射,必須采取阻抗匹配措施以減小其對信號完整性的影響。3感性耦合信號分析信號之間由于電磁場的相互耦合而產(chǎn)生的不期望的噪聲電壓信號稱為串?dāng)_。其耦合機制主要分為容性耦合與感性耦合。容性耦合是由于干擾源上的電壓變化在被干擾對象上引起感應(yīng)電流從而導(dǎo)致的電磁干擾,而感性耦合則是由于干擾源上的電流變化產(chǎn)生的磁場在被干擾對象上引起感應(yīng)電壓從而導(dǎo)致的電磁干擾。其原理如圖4所示。本文的主要目的是說明信號上升時間對串?dāng)_的影響,因此,為了簡化分析,下面的分析都將基于以下兩點假設(shè):(1)受害線(VictimLine)上的耦合信號電壓或電流遠(yuǎn)小于攻擊線(AggressorLine)上的信號,因此可以忽略受害線對攻擊線的反向串?dāng)_。(2)傳輸線的延時大于信號上升時間的一半:Td>Tr/2,即滿足反向串?dāng)_的飽和條件。3.1信號vtd圖4(a)是容性耦合的原理圖,Cm為單位長度的互容,沿兩條傳輸線分布。當(dāng)兩條導(dǎo)線離得足夠近時,電容將變得足夠大并使攻擊線耦合大量的能量到受害線。從傳輸線中取一小段Δx,當(dāng)有信號上升沿通過時,它將通過位移電流向受害線注入電流。由于對稱性,電流在受害線上被等分成相等的2部分,分別向前與向后傳播。在受害線上運用基爾霍夫電流定律,可得:vbΖ0+vfΖ0=CmΔxdvsdt=CmΔxΔvΤr(2)vbZ0+vfZ0=CmΔxdvsdt=CmΔxΔvTr(2)式中:Δv是驅(qū)動波形的階越幅度;Tr是驅(qū)動波形的上升時間;由電壓連續(xù)性可得,vb=vf,即:vb=vf=12Ζ0CmΔxΔvΤr(3)vb=vf=12Z0CmΔxΔvTr(3)攻擊線在受害線上產(chǎn)生的脈沖寬度等于信號上升時間,并在受害線上分別向前與向后傳播,且極性都為正。由于信號本身與前向串?dāng)_的傳播方向和速度都一致,受害線上每一點的前向串?dāng)_將累加在一起,并在同一時間到達(dá)遠(yuǎn)端(FarEnd)。由式(3)可得,長度為d的傳輸線,在遠(yuǎn)端的總噪聲為:vFE=12Ζ0CmdΔvΤr(4)vFE=12Z0CmdΔvTr(4)遠(yuǎn)端噪聲是一個單脈沖,其寬度近似等于攻擊線上信號的上升時間。由于攻擊線上的信號與受害線上的后向串?dāng)_傳輸方向相反,因此攻擊線能向疊加區(qū)域注入電流的長度僅為信號上升時間Tr的一半。之后,后向串?dāng)_將幅度無變化地傳到近段。然而,由于這些后向串?dāng)_不斷地產(chǎn)生,故近端接收到串?dāng)_噪聲的持續(xù)時間為2Td,最后流到近端的串?dāng)_噪聲是由在遠(yuǎn)端產(chǎn)生的后向串?dāng)_傳回到近端的。式(3)中相互作用的距離為Δx=vp12ΤrΔx=vp12Tr,其中vp為相速度,代入式(3)得到近端噪聲為:vΝE=14Ζ0CmvpΔv(5)vNE=14Z0CmvpΔv(5)而Ζ0vp=√L/C√LC=1/CZ0vp=L/C√LC√=1/C,其中C為傳輸線單位長度電容值,故有:vΝE=14CmCΔv(6)由以上可知,容性串?dāng)_使得受害線的遠(yuǎn)端產(chǎn)生一個短脈沖信號,而在近段產(chǎn)生一個寬脈沖信號,且遠(yuǎn)端和近段的脈沖極性都為正。3.2攻擊線上生成的前后耦合圖4(b)是感性耦合的原理圖,互感耦合發(fā)生在2個閉合信號回路之間。當(dāng)攻擊線上的電流發(fā)生變化時,在受害線上將產(chǎn)生串?dāng)_電壓,并在受害線沿線激勵出電流,導(dǎo)致前向與后向串?dāng)_的極性不同。從傳輸線中取出很小一段,當(dāng)攻擊線上有電流流過時,通過互感它將在受害線上感應(yīng)出串聯(lián)電壓。對受害線運用基爾霍夫電壓定律,可得:vb=LmΔxdisdt+vf(7)由于電流連續(xù),故vbΖ0=-vfΖ0,消去vf并用is=vsΖ0替換后,可得后向波的幅度為:vb=12LmΖ0Δxdvsdt=12LmΖ0ΔxΔvΤr(8)同理,前向波的幅度為:vf=-12LmΖ0ΔxΔvΤr(9)攻擊信號在受害線上產(chǎn)生脈沖,它的寬度等于信號上升時間,并在受害線上分別向前與向后傳播。攻擊線上從低到高變換的波在受害線上產(chǎn)生一個正的后向脈沖與一個負(fù)的前向脈沖。與容性串?dāng)_推導(dǎo)相同,感性耦合前向串?dāng)_隨著攻擊信號上升沿向前傳播幅度不斷增加,并在同一時間到達(dá)遠(yuǎn)端,后向串?dāng)_由于與攻擊信號傳播方向相反,僅在上升沿的一半時間里積累噪聲幅度,感性串?dāng)_為:vFE=-12LmΖ0dΔvΤr(10)vΝE=14LmLΔv(11)感性串?dāng)_與容性串?dāng)_相似。遠(yuǎn)端產(chǎn)生短脈沖,而近端產(chǎn)生一個寬脈沖信號。不同之處在于,前向感性串?dāng)_與前向容性串?dāng)_的符號相反。3.3信號上升時間的影響一般情況下,容性串?dāng)_與感性串?dāng)_同時出現(xiàn),把式(6)與式(11)相加,可得近端串?dāng)_:vΝE=14(CmC+LmL)Δv(12)把式(4)與式(10)相加,可得遠(yuǎn)端串?dāng)_:vFE=12d(Ζ0Cm-LmΖ0)ΔvΤr(13)對于一個有著理想的完整地平面,且處于均勻介質(zhì)當(dāng)中的系統(tǒng),Ζ0Cm-LmΖ0=0,遠(yuǎn)端容性串?dāng)_和感性串?dāng)_將相互抵消,即沒有遠(yuǎn)端串?dāng)_噪聲。但在實際的電路中,很難有理想的完整地平面,所以遠(yuǎn)端串?dāng)_仍會存在。遠(yuǎn)端串?dāng)_是電磁耦合在幅度上累積的結(jié)果,其串?dāng)_電壓峰值一般遠(yuǎn)大于近段串?dāng)_,對信號完整性的危害最大,在串?dāng)_抑制中需要被重點考慮。由以上分析可知,只有跳變的信號才會引起容性耦合與感性耦合,所以串?dāng)_產(chǎn)生的根源在于信號的上升或下降時間。式(13)說明信號上升時間決定了遠(yuǎn)端串?dāng)_電壓峰值的大小,信號上升時間越短,遠(yuǎn)端串?dāng)_噪聲越嚴(yán)重。為了簡化分析,在SigXplorer中建立圖5所示的兩線耦合系統(tǒng)拓?fù)浣Y(jié)構(gòu)。傳輸線參數(shù)如圖中所示,TRACE1為攻擊線,TRACE2為受害線,OUT1為驅(qū)動端,IN1為負(fù)載端,OUT2為近端,IN2為遠(yuǎn)端。保持電路其他參數(shù)不變,通過修改IBIS模型,設(shè)定驅(qū)動端OUT1信號上升時間分別為4ns和0.2ns,并進行串?dāng)_仿真,在受害線上得到的波形如圖6所示。由圖6可以看出,隨著驅(qū)動端信號上升時間的縮短,受害線的遠(yuǎn)端串?dāng)_峰值由圖6(a)中的111mV上升到圖6(b)中的接近797mV。圖6的仿真結(jié)果都是基于干擾源信號頻率f=20MHz時作出的,由此可見,無論攻擊線信號的頻率取多么低的值,只要采用具有0.2ns上升時間的驅(qū)動源,受害線都會有較大的串?dāng)_產(chǎn)生,因此,信號上升時間對串?dāng)_具有非常重要的影響,信號上升時間越短,串?dāng)_越大。對于信號上升時間較短的器件,即使其信號頻率較低,也會產(chǎn)生非常顯著的串?dāng)_噪聲。由于在現(xiàn)代高速電路的設(shè)計中,具有快速上升時間的器件應(yīng)用越來越廣泛,因此對于這類器件,即使其信號頻率不高,在布線時也應(yīng)認(rèn)真對待以防止過大的串?dāng)_產(chǎn)生。4ssn的基本原理同步開關(guān)噪聲(SimultaneousSwitchNoise,SSN)是指當(dāng)器件處于開關(guān)狀態(tài),產(chǎn)生瞬間變化的電流(di/dt),在經(jīng)過回流途徑上存在的電感時,形成交流壓降,從而引起噪聲,所以也稱為Δi噪聲。SSN是一種非常難以理解的噪聲,而且嚴(yán)重依賴于系統(tǒng)的物理幾何結(jié)構(gòu),要量化SSN通常是非常困難的,對它的研究是一個比較復(fù)雜的工程。本文主要目的是論證信號上升時間對SSN的重要影響,因此只是對其基本原理做一個概括性的闡述。SSN的基本原理是一個常見的公式:VSSΝ=ΝLtotdΙdt=ΝLtotΔVΤrΖ0(14)式中:VSSN是同步開關(guān)噪聲;N是同時開關(guān)的驅(qū)動器的數(shù)量;Ltot是電流必須流經(jīng)的等效電感;I表示每個驅(qū)動器上流過的電流;ΔV表示驅(qū)動器上的電壓階躍幅度;Z0表示信號受到的特性阻抗;Tr表示信號的上升時間。同步開關(guān)噪聲主要是伴隨著器件的同步開關(guān)輸出(SimultaneousSwitchOutput,SSO)而產(chǎn)生,由式(14)可知,信號上升時間對SSN有重要的影響,在電路物理參數(shù)保持不變的前提下,信號上升時間越短,瞬間電流變化越顯著,則產(chǎn)生的SSN噪聲越嚴(yán)重。5多信號上升時間對于電磁干擾(Electromagneticinterference,EMI)的分析,可以從電磁能量外泄方面來考慮,如果器件向外泄露的能量越少,我們可以認(rèn)為產(chǎn)生的電磁干擾越小。對于高速的數(shù)字器件來說,輸出端產(chǎn)