FPGA設(shè)計(jì)與VHDL實(shí)現(xiàn) 課件 ch10 VHDL的TestBench仿真

FPGA設(shè)計(jì)與VHDL實(shí)現(xiàn)VHDL的TestBench仿真第十章英特爾FPGA中國創(chuàng)新中心系列叢書普通高等教育”十三五”規(guī)劃教材01VHDL仿真概述EDA技術(shù)及其發(fā)展概述仿真(Simulation)也稱為模擬，是對所設(shè)計(jì)電路的功能進(jìn)行驗(yàn)證，設(shè)計(jì)者可以對整個系統(tǒng)或者各個模塊進(jìn)行仿真，即用計(jì)算機(jī)軟件驗(yàn)證電路功能是否正確，各個部分的時序是否準(zhǔn)確和符合要求。如果仿真時發(fā)現(xiàn)問題，可以隨時修改，從而避免設(shè)計(jì)的錯誤。高級的仿真軟件還可對設(shè)計(jì)的性能進(jìn)行評估。越大規(guī)模的設(shè)計(jì)越需要進(jìn)行仿真，否則設(shè)計(jì)的正確性無從得到驗(yàn)證，可以說仿真是VHDL數(shù)字電路設(shè)計(jì)不可或缺的重要部分。仿真分為功能仿真和時序仿真。1EDA技術(shù)及其發(fā)展概述1.功能仿真考慮信號時延特性的仿真，稱為功能仿真，又叫前仿真。對千功能仿真而言，仿真器并不會考慮實(shí)際邏輯門和傳輸所造成的門延遲及傳輸延遲。取而代之的是，使用單一延遲的數(shù)學(xué)模型來粗略估計(jì)被測電路的邏輯行為，雖然如此無法獲得精確的結(jié)果，但其所提供的信息已足夠工程師用來針對電路功能的設(shè)計(jì)進(jìn)行除錯。為了能順利完成仿真，還需要準(zhǔn)備一份稱之為測試平臺的HDL描述文檔，在這份文檔中，必須盡可能細(xì)致地描述所有可能影響設(shè)計(jì)功能的輸入信號組合，以便激發(fā)出錯誤的設(shè)計(jì)描述的位置。功能仿真的速度通常比較快。1EDA技術(shù)及其發(fā)展概述2.時序仿真時序仿真又稱為后仿真，它是在選擇了對應(yīng)的FPGA器件并完成了布局布線后進(jìn)行的包含時延特性的仿真。不同的FPGA器件，其內(nèi)部時延是不一樣的，不同的布局布線方案也會影響內(nèi)部時延。因此，在設(shè)計(jì)實(shí)現(xiàn)之后進(jìn)行時序仿真、評估設(shè)計(jì)性能是非常有必要的。有時功能仿真正確的，設(shè)計(jì)時序仿真卻不一定正確，這說明設(shè)計(jì)的基本功能是可行的，但還需要調(diào)整一些影響時序的細(xì)節(jié)，使時序仿真也達(dá)到設(shè)計(jì)要求。在這個階段，經(jīng)過布線之后的電路，除了需要重復(fù)驗(yàn)證是否仍符合原始功能設(shè)計(jì)之外，還要考慮在實(shí)體的門延遲和連線延遲條件下，電路能否正常工作。此時，若有錯誤發(fā)生，將需要回到最原始的步驟：修改HDL設(shè)計(jì)描述，重新做次仿真的流程。時序仿真的耗時通常比功能仿真的耗時多。102VHDL測試平臺EDA技術(shù)及其發(fā)展用VHDL描述仿真激勵信號1.測試模塊的實(shí)體描述在測試模塊的實(shí)體中可以省略有關(guān)端口的描述。比如下面的一個實(shí)體描述，實(shí)體的名稱為"test",實(shí)體中無端口信號列表，這也是測試模塊實(shí)體描述的常用做法。1EDA技術(shù)及其發(fā)展用VHDL描述仿真激勵信號2.用VHDL產(chǎn)生仿真激勵信號例10.1產(chǎn)生一個復(fù)位信號，其波形如圖10.2所示，從0時刻開始50ns后reset信號變?yōu)楦唠娖?，保?0ns后回到低電平。用ModelSim仿真得到的波形如圖10.3所示?！纠?0.1】復(fù)位信號的產(chǎn)生程序。ENT工TYreset_signalISENDENTITY;ARCHITECTUREarchOFreset_signalISSIGNALreset:BIT;BEGINreset<='O','l'AFTER50ns,'0'AFTERlOOns;ENDarch；1EDA技術(shù)及其發(fā)展用TEXTIO進(jìn)行仿真1.TEXTIO文件產(chǎn)生激勵的方法TEXTIO是VHDL標(biāo)準(zhǔn)庫STD中的個程序包(Package)。在該程序包中定義了3個類型CLINE、TEXT和SIDE)以及1個子類型(WIDTH)。此外，該包中還定義了一些訪問文件所需的過程(Procedure)。TEXTIO提供了VHDL仿真時與磁盤文件的交互。2.輸出錯誤信息在仿真的過程中可以對波形和邏輯關(guān)系進(jìn)行檢查，如果不滿足設(shè)計(jì)的要求，應(yīng)輸出相應(yīng)的錯誤信息，這有利于設(shè)計(jì)人員發(fā)現(xiàn)和排查錯誤。在VHDL中可使用ASSERT（斷言）語句檢查錯誤并輸出錯誤信息。203ModelSimSE仿真實(shí)例EDA技術(shù)及其發(fā)展圖形界面仿真方式通過Mode!SimSE的圖形界面仿真，使用者不需要記憶命令語旬，所有流程都可通過鼠標(biāo)單擊窗口用交互的方式完成。1EDA技術(shù)及其發(fā)展命令行仿真方式用ModelSimSE命令行方式進(jìn)行功能仿真操作：ModelSimSE還可以通過命令行的方式進(jìn)行仿真。命令行方式為仿真提供了更多、更靈活的控制，其中所有的仿真命令都是Tel命令，把這些命令寫入到＊do文件形成一個宏腳本，在ModelSimSE中執(zhí)行此腳本，就可按照批處理的方式執(zhí)行一次仿真，大大提高了仿真的效率，在設(shè)計(jì)者操作比較熟練時建議采用此種仿真方式。2EDA技術(shù)及其發(fā)展ModelSimSE時序仿真上面進(jìn)行的是功能仿真，如果要進(jìn)行時序仿真，必須先對設(shè)計(jì)文件指定芯片并編譯（比如用Q