基于dsp高速線掃描相機(jī)實現(xiàn)

芯片應(yīng)DSP摘要：本文設(shè)計了基于DSP的高速線掃描相機(jī)。該相機(jī)以TMS320C6201為核心，實現(xiàn)了圖像采集和視覺信息獲取。從CCD模擬圖像數(shù)據(jù)采集、DSP數(shù)據(jù)處理、時鐘和控制信號產(chǎn)生以及電源和數(shù)據(jù)輸出電路設(shè)計等方面，詳細(xì)闡述了設(shè)計思想和實現(xiàn)方法。關(guān)鍵詞：DSPCCD；線掃描相機(jī)；LVDS接口現(xiàn)代化生產(chǎn)和科學(xué)研究對圖像采集系統(tǒng)的要求日益提高。高速線掃描相機(jī)作為數(shù)字圖像采集、傳輸?shù)那岸嗽O(shè)備，其掃描的速度和質(zhì)量很大程度上決定了整個系統(tǒng)的性能。市面上的線掃描相機(jī)非常昂貴，因此有必要開發(fā)物美價廉的高速線掃描相機(jī)。設(shè)計高速線掃描相機(jī)，包括相機(jī)本身的硬件結(jié)構(gòu)和相機(jī)操作的相關(guān)軟件兩部分。從相機(jī)的結(jié)構(gòu)上看，線掃描相機(jī)作為圖像采集和視覺信息獲取設(shè)備，其主要功能是將光學(xué)圖像信號轉(zhuǎn)換為數(shù)字圖像信

為模擬電信號)及A/D轉(zhuǎn)換等部分TMS320C6201TMS320C6201主要由三大部C6201的地址總線為32位，所以尋址范圍達(dá)到4GB，其存儲器空間可對五個BOOTMODE的設(shè)置靈活設(shè)定各空間的地址范圍。片內(nèi)數(shù)據(jù)RAM包括四個8K16bit塊，這些塊交織在一起，使得CPU

數(shù)據(jù)RAM的兩個不同塊而不會發(fā)生沖突，提高了數(shù)據(jù)并行讀寫的能力。對于較大的程序，片內(nèi)程序RAM可當(dāng)作Cache來存儲經(jīng)常使用的代碼，減少對片外的訪問次數(shù)，從而提高程序運(yùn)行速度。與常見的芯片不同，C601兩組，每組包括一個乘法器Mn和三個算術(shù)邏輯運(yùn)算單元DnSnLn。它們分別進(jìn)行乘法運(yùn)算、加減運(yùn)算、運(yùn)算。因為輸入/輸出端口相互獨立，所以8個運(yùn)算單元可實現(xiàn)并行處理。每組運(yùn)算單元對應(yīng)一條數(shù)據(jù)路徑，可以用作環(huán)形地址計算。

本線掃描相機(jī)的系統(tǒng)結(jié)構(gòu)如圖1CCD該部分包括CCD傳感器和CCD信號處理通道芯片。主要有圖像傳感器IL-P1-4096和CCDVSP2254構(gòu)成，芯片應(yīng)自CPLD提供的各種工作時鐘和各DSP數(shù)據(jù)處理部分入相應(yīng)的存儲單元。該部分由DSP芯片TMS320C6201FIFO數(shù)據(jù)緩沖電路、雙端口RAM該電路中FIFO數(shù)據(jù)緩沖電路除接收來自CPLD的寫入時鐘、寫入控制信號外，還要接收來自DSP的讀出時鐘和讀出控制信號。FIFO數(shù)據(jù)緩沖電路的輸入連接的是CCD通道處理芯片VSP2254DSP的控制下送到32線。DSP根據(jù)不同的工作模式向CPLD提供不同的控制信號，這些信號在CPLD的內(nèi)部經(jīng)相應(yīng)的邏輯處理后，作為其他各部分的控制信號。DSP芯片還要為雙端口RAM提供相應(yīng)的讀寫控制信號，為其數(shù)據(jù)傳輸提供相應(yīng)的DMARAM一方面接收來自DSP的已處理的圖像數(shù)據(jù)，另一方面為數(shù)據(jù)的傳輸提供準(zhǔn)備。雙端口RAM是在DSP芯片和CPLD邏輯電路雙重控制之下工作的。該部分包括CPLD時鐘生成邏由CPLDLC4128V100及其外

實現(xiàn)兩部分功能：一、提供相機(jī)工作時所需的基本 CCD傳感器工作所需的時鐘、為CCD信號處理通道提供的工作時鐘(即CCD信號前肩采樣時鐘SHPCCD信號后肩采樣時鐘SHD、CCD信號啞元屏蔽時鐘CLPOB、CCD信號黑電平銜位時鐘CLPDM以及數(shù)據(jù)轉(zhuǎn)存時鐘ADCCKDIRSTROBE和輸出行有效同步時鐘DIR-LVAL以及為C6201提供50MHz的工作外頻(該時鐘在C6201內(nèi)部經(jīng)4倍頻之后輸出200MHz，作為DSP工作主頻)。二、和DSP輸出的控制信號一起組成組合邏輯電路，實現(xiàn)DSP芯片對外圍電路的控制(包括對閃存芯片AT49LV409RAM片IDT70V261S、FIFO芯片IDT723635以及外部接口電路和CCD信號采集電路的控制)。從以上 芯片應(yīng)來看，用來實現(xiàn)其功能的可編程邏輯芯片在性能上要滿足一定的要求。從延時上來看，由于內(nèi)部的訪問基準(zhǔn)時鐘為200MHz引腳間的延時要小于5ns,

路中接入100的電阻?？煽匦砸谩娜萘可峡?，要有 定的要求。當(dāng)前的幾種計算機(jī)接口，慮，以適應(yīng)不同的工作環(huán)境要求控制功能框圖如圖2所示。該部分包括CPLD地址生成電路和LVDS數(shù)據(jù)上傳電路，其作用是為相機(jī)提供工作需要的電源和完成與PC之間的通信(這里包括將處理好的圖像數(shù)據(jù)上傳給PC，接收PC

在設(shè)計中使用的是LVDS接口。而且該接口的驅(qū)動能力很強(qiáng)，能雙向高速地傳輸數(shù)據(jù)。芯片DS90C31B和DS90C32B是專門用于LVDS接口的數(shù)據(jù)收發(fā)配對芯片。DS90C31B是數(shù)據(jù)發(fā)送芯片，DS90C32B是數(shù)據(jù)接收芯片。這兩速率可達(dá)到155.5Mbps(77.7MHz)。

被動非實時采集等四種。限于篇描相機(jī)的工作流程見圖3結(jié) 器的電壓更大，所以該信 電壓和低功率的標(biāo)準(zhǔn)電阻

(方程圖 是用安森美半導(dǎo)體NCP1207實現(xiàn)過載保護(hù)(OPP

P

(V

程883，由此證的功率就能更好地利用。使方程(非補(bǔ)償形式，低線輸入-VinLL)等于方程8(補(bǔ)償形式，高線輸入-VinHL)，可以精確計算出*Vin(真正需要的補(bǔ)償)，并解出*Vin。然

假設(shè)可根據(jù)方程9建立157mV的補(bǔ)償值。假設(shè)電阻

為1k，那

=39mV

寬頻率公差可采用如圖240V輸入電壓產(chǎn)生157mV補(bǔ)償

值需要的R

=

小值添加到傳輸延遲的基值Vinx

)/

/R)=(40

p

0.157)0.1571k)253k為(VinLL=100V):1000.1

于原先提供的70W的原因，如圖3所示。補(bǔ)償基于QR轉(zhuǎn)換器的

2005.11電子設(shè)計應(yīng)用November,November,ElectronicDesign&ApplicationWorld-NikkeiElectronics Industry ABlueprintEmergesforNextGenerationMobilePhonestoRealize1 StudyonNoiseMeasurementandScalingforthe2ndGenerationIDCard Communications&ImplementationofanInterpolationFilterforOversampling-DACorCLASSDAudioAmplifierThispaperintroducesanewmethodforimplementationofainterpolationfilterforoversampling-D/Amodulatororclassdaudioamplifier.Basedonthis,a4-times Automation&DesignofVirtualOscilloscopeBasedonFastData-AcquisitionCarddlrhelet EmbeddedResearchandRealizationonControllingGUIInputUsin