一種抗esd的nmosfe單管的面積參數(shù)設(shè)計

一種抗esd的nmosfe單管的面積參數(shù)設(shè)計

1抗esd能力設(shè)計的難點現(xiàn)代互聯(lián)電路技術(shù)的不斷發(fā)展導(dǎo)致電路不斷發(fā)展并獲得高性能、低集成度和高成度，對可靠性的要求越來越高。隨著CMOS器件尺寸不斷縮小,ESD作為集成電路可靠性的一個主要失效機理,所引起的損傷已經(jīng)成為當(dāng)前CMOS集成電路的致命威脅,ESD設(shè)計及失效分析也已成為集成電路可靠性研究的最重要課題之一。在目前先進的CMOS工藝下,最常用的ESD保護電路結(jié)構(gòu)仍然是基于柵極接地nMOS管(ggnMOS)和柵控晶閘管(SCR)等[1~3],但其中多指條MOSFET的抗ESD能力設(shè)計及ESD觸發(fā)均勻性的問題仍然是集成電路抗ESD設(shè)計的難點和重點。本文針對國內(nèi)某集成電路生產(chǎn)線,利用TLP測試系統(tǒng),分析測試了設(shè)計的nMOSFET單管在ESD作用下的失效機理,計算了單位面積下單管的抗ESD能力,從而得到了為達到一定抗ESD能力設(shè)計的多指條nMOSFET的面積參數(shù),并通過ESDS試驗進行了分析和驗證。2雙極npn管特性柵極接地nMOSFET(ggnMOS)是構(gòu)成ESD保護電路的一個重要組成部分,設(shè)計良好的ggnMOS不僅可以為內(nèi)部電路提供基本的ESD保護,而且可以與其余電路單元一起組成穩(wěn)定有效的ESD保護電路,保證VLSI電路的ESD可靠性。表征ggnMOS抗ESD能力的一個重要參數(shù)是其二次擊穿電流It2。圖1是一個典型的nMOSFET及其寄生的橫向npn晶體管示意圖,其中Rsub為襯底電阻;圖2是在ESD作用下ggnMOS的典型I-V特性曲線,其中Vt1/It1為開啟電壓/電流,Vh為維持電壓,Vt2/It2為二次擊穿電壓/電流。當(dāng)在漏極和VSS之間施加一個正向ESD脈沖應(yīng)力時,漏電壓上升直至反偏的漏/襯底(n+/P-)結(jié)發(fā)生雪崩擊穿,襯底電位升高直至橫向npn管開啟(Vt1),ggnMOS進入負微分電阻區(qū)。這樣ESD應(yīng)力產(chǎn)生的大電流就由寄生的雙極晶體管承擔(dān)了,通過寄生的雙極npn晶體管,ESD產(chǎn)生的強電流被泄防到地,有效地保證了內(nèi)部電路的安全性。若電流繼續(xù)上升超過寄生晶體管的二次擊穿電流(It2)就會發(fā)生二次擊穿,二次擊穿是熱擊穿,一旦發(fā)生二次擊穿,器件就會受到損傷,二次擊穿電流反映了器件的ESD強度。從圖2可以看到,當(dāng)ESD電壓超過寄生npn管的開啟電壓Vt1后,nMOSFET進入負微分電阻區(qū),電壓保持在維持電壓Vh,同時為ESD電流提供泄放回路,如果ESD電流超過了晶體管的二次擊穿電流It2,晶體管就會被擊穿燒毀。因此為了得到良好的ESD能力,通常需要的就是降低Vt1和增加It2,增加It2最常用的方法是增加保護管的面積(采用多指條晶體管),其結(jié)構(gòu)就相當(dāng)于多個單指條的nMOSFET并聯(lián)在一起。3抗esd加固設(shè)計為了得到需要的抗ESD水平,同時又不過多的占用芯片的面積,首先針對需要投片的foundry線設(shè)計了一個標準的nMOSFET單元作為ESD測試結(jié)構(gòu),其寬長比為10/0.6,該管采用單指條設(shè)計(圖3),圖4是利用TLP測試該管大電流下的典型I-V特性曲線,從圖中可以看到,該管的開啟電壓(Vt1=8.3V)小于二次擊穿電壓(Vt2=9.0V),也就是說這種結(jié)構(gòu)的單管ggnMOS并聯(lián)構(gòu)成多指條晶體管時在大電流的情況下可以保證各指條均勻?qū)?這樣在通常情況下利用增大面積提高抗ESD能力的時候就不需要改變單管單元的版圖結(jié)構(gòu),只需要將單管并聯(lián)就可以得到更高的抗ESD能力,這對于本文利用進行ESD加固設(shè)計是有利的,多個這種結(jié)構(gòu)并聯(lián)在一起可提高整體的抗ESD能力而不用擔(dān)心非均勻觸發(fā)的問題,因為在單個結(jié)構(gòu)進入二次擊穿之前其余的結(jié)構(gòu)已經(jīng)開啟了。多指條nMOSFET要達到設(shè)計的抗ESD能力,必須要保證各個指條均能導(dǎo)通,共同承擔(dān)泄放ESD大電流的任務(wù)。如果只有一根指條導(dǎo)通,多指條nMOSFET的作用就等同于單指條的nMOSFET,其抗ESD能力將大幅降低。通常情況下,當(dāng)ESD應(yīng)力作用于多指條nMOSFET時,首先多指條nMOSFET中的任意一根指條觸發(fā)導(dǎo)通,進入負微分電阻區(qū),開始泄放ESD大電流,電壓緩慢回升。如果nMOSFET的單指條二次擊穿電壓(Vt2)小于開啟電壓(Vt1),在ESD應(yīng)力觸發(fā)其余指條之前,該指條已經(jīng)進入二次擊穿區(qū),造成器件失效,不能達到設(shè)計的ESD強度(如圖5所示);如果單指條二次擊穿電壓(Vt2)大于開啟電壓(Vt1),在已觸發(fā)的指條進入二次擊穿之前,ESD應(yīng)力引起的電壓將再次超過nMOSFET的開啟電壓,第二根指條被觸發(fā),與第一根指條一起泄防ESD大電流,這樣進行下去,直至整個nMOSFET導(dǎo)通。即,要達到設(shè)計目的,設(shè)計的nMOSFET二次擊穿電壓必須大于其觸發(fā)開啟電壓。從上面的分析可以看到,nMOSFET的抗ESD強度是由其寄生橫向npn晶體管決定的。對確定的ESD耗散功率而言,橫向npn的工作依賴其電流增益(β)、雪崩倍增因子(M)以及襯底有效電阻(Rsub),對于ggnMOS,在自偏壓模式下,橫向npn的電流增益與開啟電壓(Vt1)和維持電壓(Vh)之比成正比。橫向npn導(dǎo)通時,M、β和Rsub由下列各式確定:從典型的大電流I-V特性上還可看到該管的二次擊穿電流為60mA左右,也就是說單位長度上的二次擊穿電流為6mA,從二次擊穿電流與抗ESD能力的關(guān)系式V=It2×R可知,要達到4000V的抗ESD能力,此種結(jié)構(gòu)的nMOSFET面積至少應(yīng)為444μm(其中R取標準人體模型電阻1500?),考慮其它因素的影響,在本文的電路設(shè)計中,取最小面積為500μm。4抗esd能力下降對設(shè)計的電路作HBM模型的抗靜電等級評價試驗,結(jié)果發(fā)現(xiàn)該電路與本文設(shè)計值的一樣,能通過4000V的ESDS試驗,但電路未能通過4500V的ESD試驗。分析ESD試驗過程,發(fā)現(xiàn)該電路能通過4500V的對地正ESD脈沖,但加負4500V的ESD脈沖時在I/O腳與電源之間出現(xiàn)了短路,對失效樣品進行失效分析證實了這一點,如圖6所示,箭頭所指部位為ESD損傷點,明顯的在I/OPAD與電源VCC之間的反偏二極管被擊穿,使I/O腳與電源之間出現(xiàn)了短路。要進一步提高該電路結(jié)構(gòu)的抗ESD能力,將VCC接觸孔與PAD接觸孔之間的距離適當(dāng)增加是一個不錯的選擇。同時,對未加保護的I/O端口,其抗ESD能力<2000V,如圖7所示是其中一個端口在2000VESD應(yīng)力下出現(xiàn)的失效:輸出NMOSFET的漏端對地ESD放電擊穿,在放電電弧作用下,漏極上的金屬熔融同時隨電弧作用濺散到源端,造成源/漏短路;漏極PAD到內(nèi)部管在ESD作用下斷開,形成開路。5os電路中nmosfigs工作機理及抗esd設(shè)計工藝的影響在電路設(shè)計的同時確定電路的抗ESD能力是電路設(shè)計工程師的理想,但由于缺少完善的ESD設(shè)計軟件,ESD的設(shè)計驗證往往只能在電路流片封裝完成之后進行,造成成本的提高,本文通過對ESD作用下的CMOS電路中nMOSFET工作機理的分析,利用TLP測試得到相應(yīng)的表征其ESD能力的各個電學(xué)參數(shù),計算得到一定開啟電壓ESD強度所需要的單管面積,并通過試驗得到了驗證,為電路設(shè)計工程師進行抗ESD設(shè)計提供了指導(dǎo)。式中,ID是漏極電流,Isub是襯底電流。R