基于FPGA的簡(jiǎn)易邏輯分析儀的設(shè)計(jì)與仿真完整設(shè)計(jì)

目錄AbstractTOC\o"1-5"\h\z第一章概述4選題背景41.2FPGA簡(jiǎn)介4第二章設(shè)計(jì)方案6設(shè)計(jì)任務(wù)和要求6總體設(shè)計(jì)方案6第三章系統(tǒng)子模塊實(shí)現(xiàn)與仿真分析9數(shù)字信號(hào)發(fā)生器實(shí)現(xiàn)與仿真9數(shù)字信號(hào)發(fā)生器的軟件流程圖和組成框圖9帶異步置位/復(fù)位的通用八位寄存器10任意分頻器11循環(huán)移位寄存器12數(shù)字信號(hào)發(fā)生器仿真1314觸發(fā)電路實(shí)現(xiàn)與仿真14存儲(chǔ)器REGN的實(shí)現(xiàn)與仿真15640分頻器FREQ的實(shí)現(xiàn)與仿真163.5存儲(chǔ)器RAM的實(shí)現(xiàn)與仿真17第四章系統(tǒng)頂層的實(shí)現(xiàn)與仿真20系統(tǒng)頂層原理圖20系統(tǒng)頂層仿真圖20結(jié)論22參考文獻(xiàn)23致謝2425附錄25摘要邏輯分析儀是一種類似于示波器，用來分析測(cè)量數(shù)字系統(tǒng)的邏輯波形和邏輯關(guān)系的儀器設(shè)備。在每個(gè)時(shí)鐘到來，并且與預(yù)置的觸發(fā)字邏輯狀態(tài)相同時(shí)，將觸發(fā)之后的數(shù)據(jù)進(jìn)行儲(chǔ)存、處理并輸出顯示到屏幕上。本文采用FPGA開發(fā)器件設(shè)計(jì)一個(gè)8通道的簡(jiǎn)易邏輯分析儀，實(shí)現(xiàn)對(duì)輸入的8路邏輯信號(hào)進(jìn)行數(shù)據(jù)判斷、數(shù)據(jù)存儲(chǔ)、采集和處理，然后輸出顯示的功能。其功能參數(shù)分別是采樣率為1OOKHz,每通道存儲(chǔ)深度為32bit。本次設(shè)計(jì)使用FPGA（現(xiàn)場(chǎng)可編程邏輯門陣列）芯片和VHDL硬件描述語言作為主要設(shè)計(jì)方法實(shí)現(xiàn)8路簡(jiǎn)易邏輯分析儀。本系統(tǒng)根據(jù)邏輯分析儀所要實(shí)現(xiàn)的各項(xiàng)功能分別編程設(shè)計(jì)了對(duì)應(yīng)的功能模塊，分別是觸發(fā)模塊，數(shù)據(jù)緩存模塊，分頻模塊以及存儲(chǔ)器模塊，并分別進(jìn)行了仿真驗(yàn)證，在此基礎(chǔ)上，完成了系統(tǒng)電路的設(shè)計(jì)與仿真。仿真結(jié)果表明，本次設(shè)計(jì)各模塊都達(dá)到了所需要求，實(shí)現(xiàn)了各自的功能。系統(tǒng)總體方案也得到了較理想的結(jié)果，本次設(shè)計(jì)方案是可行的，達(dá)到了設(shè)計(jì)要求。關(guān)鍵詞：邏輯分析儀，數(shù)據(jù)采集，F(xiàn)PGA,VHDLAbstractLogicanalyzerisakindofequipmentwhichissimilartotheoscilloscope,usedtoanalyzethelogicwaveformsandthelogicalrelationofthedigitalmeasurementsystem,wheneveryclockcomeon,andpresettriggerwordlogicisthesameasthestate,willtriggerafterthedataarestored,processingandoutputdisplaytothescreen.FPGAisappliedinthispapertodesignaneightchannelofsimplelogicanalyzerandrealizethefunctionofimplementinginput8-channellogicsignaldatajudging,datastorage,datacollectingandprocessing,thentheoutputdisplay.Theparametersoffunctionare100KHzsamplingrateandeachchannelstoragedepthis32bit.ThisdesignusingFPGA(fieldprogrammablegatearray)chipandVHDLhardwaredescriptionlanguageasthemaindesignmethodtoachieve8simplelogicanalyzer.Thesystemaccordingtothelogicanalyzertoachievethevariousfunctionsrespectivelyprogrammingtodesignthecorrespondingfunctionalmodules,respectivelyistriggermodule,databuffermodule,frequencymoduleandamemorymodulearecarriedoutrespectively,andthesimulationandverification,onthisbasis,completedthedesignandSimulationofthecircuitsystem.Thesimulationresultsshowthatthedesignofthemodulehasreachedthedesiredrequirements,achievetheirrespectivefunctions.Theoverallschemeofthesystemcangettheidealresult,thisdesignschemeisfeasibleandmeetsthedesignrequirements.Keyword:logicanalyzer,datacollection,FPGA,VHDL前言自20世紀(jì)70年代初，第一款微處理器研制出來后，開始出現(xiàn)4位和8位總線的運(yùn)用。然而傳統(tǒng)的示波器已經(jīng)沒法滿足所需測(cè)試及觀察要求。1973年美國(guó)HP公司和BIOMATION公司分別研發(fā)出了狀態(tài)分析儀和定時(shí)分析儀。至此之后，隨著計(jì)算機(jī)技術(shù)、通信技術(shù)、編程語言、軟件行業(yè)的高速發(fā)展，邏輯分析儀前前后后共經(jīng)歷了四代。目前，邏輯分析儀的核心技術(shù)還被國(guó)外的大公司牢牢的掌握著，比如Agilent等公司，國(guó)內(nèi)的許多公司還處于生產(chǎn)制造階段，并沒有太多創(chuàng)新。發(fā)展至今，電子信息技術(shù)正處于高速發(fā)展階段，電子系統(tǒng)數(shù)字化的趨勢(shì)已經(jīng)不可阻擋。從傳統(tǒng)的得到廣泛應(yīng)用的單片機(jī)到今天的FPGA/CPLD，從采用中小規(guī)模的芯片構(gòu)成電子電路系統(tǒng)到今天的現(xiàn)場(chǎng)可編程邏輯器件構(gòu)成電子電路系統(tǒng)，電子設(shè)計(jì)技術(shù)已經(jīng)踏上了一個(gè)嶄新的臺(tái)階。FPGA/CPLD的使用讓硬件電路的設(shè)計(jì)與傳統(tǒng)電路設(shè)計(jì)方法相比變得十分簡(jiǎn)單方便，而且可更改性十分強(qiáng)。它們正在電子儀器儀表等領(lǐng)域的數(shù)字電子系統(tǒng)設(shè)計(jì)工作中發(fā)揮著越來越重要的作用。逐漸成為國(guó)際社會(huì)數(shù)字系統(tǒng)設(shè)計(jì)的主流發(fā)展方向。目前廣范圍、高精度數(shù)字式頻率和功率因數(shù)的測(cè)量，大都用單片機(jī)加高速專用計(jì)數(shù)器來實(shí)現(xiàn)。本次設(shè)計(jì)通過采用VHDL語言編程，并且最終結(jié)果下載在FPGA芯片上實(shí)現(xiàn)。整個(gè)系統(tǒng)框圖十分精簡(jiǎn)。FPGA靈活的現(xiàn)場(chǎng)可更改性，使得在有需要時(shí)可以對(duì)系統(tǒng)進(jìn)行非常方便的改進(jìn)。系統(tǒng)的性能還可以在不更改硬件電路的情況下得到進(jìn)一步的提高。本設(shè)計(jì)主要使用QuartusH軟件作為開發(fā)平臺(tái)，以FPGA作為開發(fā)器件,VHDL作為設(shè)計(jì)語言，編寫程序設(shè)計(jì)各個(gè)模塊以及進(jìn)行相應(yīng)的仿真，從而實(shí)現(xiàn)簡(jiǎn)易邏輯分析儀的對(duì)輸入的邏輯信號(hào)進(jìn)行數(shù)據(jù)判斷、數(shù)據(jù)存儲(chǔ)、采集和處理，并輸出顯示的功能。本文共分為四章。第一章為概述，主要介紹邏輯分析儀的背景以及FPGA的簡(jiǎn)介。第二章為設(shè)計(jì)方案，分別介紹了本次課題設(shè)計(jì)的設(shè)計(jì)任務(wù)，基本要求，并著重分析了本次設(shè)計(jì)的總體設(shè)計(jì)方案及其框圖。第三章為系統(tǒng)各子模塊的實(shí)現(xiàn)與仿真分析，詳細(xì)討論本設(shè)計(jì)所涉及到的各子模塊的功能，設(shè)計(jì)方法以及仿真結(jié)果分析。第四章為系統(tǒng)頂層的實(shí)現(xiàn)與仿真，主要給出了本設(shè)計(jì)的頂層原理圖及其仿真結(jié)果，并做出分析。第一章概述1.1選題背景近年來，隨著高校電子類及與其相關(guān)的專業(yè)教學(xué)中，越來越關(guān)注學(xué)生的動(dòng)手能力培養(yǎng)，其中讓大學(xué)生們進(jìn)入實(shí)驗(yàn)室進(jìn)行項(xiàng)目的實(shí)踐設(shè)計(jì)課程日益得到重視。然而在數(shù)字電路的實(shí)驗(yàn)教學(xué)及數(shù)字系統(tǒng)的開發(fā)設(shè)計(jì)中，卻發(fā)現(xiàn)傳統(tǒng)示波器所擁有的功能可以說是已經(jīng)滯后于我們當(dāng)代的教學(xué)要求，更別說能夠滿足企業(yè)或者社會(huì)研究實(shí)驗(yàn)室的要求了。例如在有些實(shí)驗(yàn)電路板系統(tǒng)的測(cè)試中，要么是信號(hào)顯示不了，要么就是信號(hào)顯示出來了但卻不完整，或者出現(xiàn)其他問題，總之問題是層出不窮，而且大多都難以解決。傳統(tǒng)的示波器在這時(shí)候就顯得心有余而力不足，無法滿足我們的一些要求。此時(shí)邏輯分析儀的作用就顯示出來了，可以滿足傳統(tǒng)示波器所不能滿足的要求。然而自從1973年第一臺(tái)真正意義上的邏輯分析儀誕生至今，已經(jīng)過去了40年，邏輯分析儀的普及之路依舊任重道遠(yuǎn)。據(jù)不完全統(tǒng)計(jì)，30%的數(shù)字設(shè)計(jì)師沒有使用邏輯分析儀，80%的高校實(shí)驗(yàn)室沒有普及邏輯分析儀［1。］導(dǎo)致這樣的結(jié)果主要?dú)w咎于其昂貴的價(jià)格，普通人很少能夠買得起。而大部分高校又覺得沒有必要購買高精確度邏輯分析儀，因?yàn)橛X得學(xué)校環(huán)境用不著。邏輯分析儀昂貴的價(jià)格和越來越廣泛的應(yīng)用前景之間的矛盾使邏輯分析儀向著高精度高智能化的方向發(fā)展，與此同時(shí)，在市場(chǎng)的作用下也催生了很多降低成本和拓展功能的方案。當(dāng)然，邏輯分析儀的功能不止于此?，F(xiàn)如今，邏輯分析儀不僅能夠分析計(jì)算機(jī)軟硬件、數(shù)字系統(tǒng)，而且可以和計(jì)算機(jī)聯(lián)合構(gòu)成多種智能分析儀或者邏輯分析插件，甚至能夠和一些數(shù)字電壓表、仿真器、傳統(tǒng)示波器結(jié)合在一起構(gòu)成完善的儀器系統(tǒng)。總之，對(duì)邏輯分析儀的研究有著廣闊的應(yīng)用前景以及市場(chǎng)需求。1.2FPGA簡(jiǎn)介FPGA（Field-ProgrammableGateArray,即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。目前以硬件描述語言（Verilog或VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過簡(jiǎn)單的綜合與布局，快速的燒錄至FPGA上進(jìn)行測(cè)試，是現(xiàn)代IC設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如and、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器。系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以方便快捷地完成所需要的邏輯功能。本次設(shè)計(jì)采用FPGA的設(shè)計(jì)方法主要考慮到FPGA的高靈活性，可更改性特點(diǎn)。在設(shè)計(jì)過程中遇到問題時(shí)，能夠及時(shí)方便的更改程序進(jìn)行調(diào)整，充分發(fā)揮了FPGA開發(fā)方法的優(yōu)越性。第二章設(shè)計(jì)方案2?1設(shè)計(jì)任務(wù)和要求本文基于FPGA設(shè)計(jì)一個(gè)8通道的簡(jiǎn)易邏輯分析儀。要求邏輯分析儀擁有同時(shí)對(duì)輸入的8路邏輯信號(hào)進(jìn)行實(shí)時(shí)采集的功能，采樣頻率為10°KHz,并且可以設(shè)置簡(jiǎn)單的單級(jí)觸發(fā)字。當(dāng)8路通道數(shù)據(jù)流的邏輯狀態(tài)與預(yù)置的觸發(fā)字的邏輯狀態(tài)完全相同時(shí)，就會(huì)產(chǎn)生觸發(fā)信號(hào)。觸發(fā)之后，將觸發(fā)信號(hào)輸出到RAM中作為RAM的片選信號(hào)，再由RAM對(duì)8通道的數(shù)據(jù)流進(jìn)行一次采集、存儲(chǔ)，每通道儲(chǔ)存深度為32bit，并且進(jìn)行輸出顯示。2?2總體設(shè)計(jì)方案鑒于本次設(shè)計(jì)的基本要求，選擇QuartusII軟件平臺(tái)來實(shí)現(xiàn)。由于條件限制，無法從外部硬件電路采集模擬信號(hào)作為測(cè)試信號(hào),所以本文設(shè)計(jì)了一個(gè)可任意選擇有源晶振的數(shù)字信號(hào)發(fā)生器，可產(chǎn)生8通道的連續(xù)循環(huán)數(shù)字信號(hào)數(shù)據(jù)，以作為測(cè)試信號(hào)。系統(tǒng)設(shè)計(jì)中還將涉及到這樣幾個(gè)模塊，分別是觸發(fā)功能模塊，數(shù)據(jù)緩存模塊，采集和處理功能模塊。最后要有一個(gè)RAM模塊。根據(jù)以上的要求，設(shè)計(jì)出來的簡(jiǎn)易邏輯分析儀的系統(tǒng)實(shí)現(xiàn)框圖如圖2.1所示。荷源品臓輸入外部輸入1rf冷器j1N外部輸入1rf冷器j1NI出揃國(guó)2.1簡(jiǎn)舄邏無廿析做系統(tǒng)咒現(xiàn)框I壬系統(tǒng)的工作流程圖以及各模塊之間的控制關(guān)系如圖2.2所示:圖Z2總系統(tǒng)控制工作濟(jì)程圖從圖2.1和圖2.2的系統(tǒng)框圖和工作流程圖可以看出，該系統(tǒng)的實(shí)現(xiàn)主要是由多個(gè)FPGA子模塊互相連接構(gòu)成的，可以由VHDL語言編程實(shí)現(xiàn)。用FGPA方式實(shí)現(xiàn)的這種系統(tǒng)，就像我們能看到的，隨時(shí)都可以在原理圖上根據(jù)要求做出相應(yīng)的更改，只要對(duì)相應(yīng)模塊原先的程序進(jìn)行少量更改就可以實(shí)現(xiàn)不同的我們想要的功能，增加或者減少一些功能，然后再把程序生成相應(yīng)的圖形符號(hào)互相連接起來就可。本次設(shè)計(jì)中的幾個(gè)模塊分別負(fù)責(zé)對(duì)輸入信號(hào)的判斷、比較、存儲(chǔ)、采集和處理，最后經(jīng)由RAM輸出。這樣的由VHDL語言描述的系統(tǒng)最后可以構(gòu)造于一個(gè)芯片中，只要配置好相應(yīng)的引腳接口，就可以很方便地在硬件電路上進(jìn)行測(cè)試。該系統(tǒng)所需要用的子模塊以及說明如下：8路數(shù)字信號(hào)發(fā)生器：本次設(shè)計(jì)主要是用VHDL語言來描述8路數(shù)字信號(hào)發(fā)生器的發(fā)生，它主要由預(yù)置寄存器、分頻器和循環(huán)移位寄存器三部分組成，能夠輸出連續(xù)的8路循環(huán)數(shù)字信號(hào)。其中預(yù)置寄存器中預(yù)置的信號(hào)由外部輸入。觸發(fā)電路：由于本次設(shè)計(jì)的是簡(jiǎn)易型邏輯分析儀，所以觸發(fā)模塊只要求設(shè)置簡(jiǎn)單的一級(jí)觸發(fā)。當(dāng)輸入的信號(hào)與預(yù)置的觸發(fā)字邏輯狀態(tài)相同時(shí)，輸出高電平信號(hào)，分別作為啟動(dòng)存儲(chǔ)器、分頻器的使能信號(hào)和啟動(dòng)RAM的片選信號(hào)。存儲(chǔ)器：8路通道的數(shù)據(jù)流信號(hào)到來時(shí)，緩存下來，等待，不進(jìn)行輸出。當(dāng)使能信號(hào)EN到來時(shí)，存儲(chǔ)器將會(huì)對(duì)使能信號(hào)EN到來時(shí)刻之后的數(shù)據(jù)流進(jìn)行輸出，也即將觸發(fā)點(diǎn)之后的數(shù)據(jù)寫進(jìn)RAM中。分頻器：分頻器在接收到觸發(fā)電路發(fā)出的使能信號(hào)able后開始工作，將有源晶振輸入的1MHz時(shí)鐘進(jìn)行640分頻，得到周期為640US的時(shí)鐘信號(hào)，其實(shí)就是分頻后的一個(gè)時(shí)鐘周期相當(dāng)于系統(tǒng)時(shí)鐘的64個(gè)周期。分頻后的時(shí)鐘作為RAM的讀寫使能信號(hào)OE輸入給RAM進(jìn)而控制RAM的讀寫。RAM：RAM是此次系統(tǒng)設(shè)計(jì)中最重要的模塊，除了需要接受前面各種模塊的控制，還要在受到控制之后開啟內(nèi)部計(jì)數(shù)，以便在適時(shí)的時(shí)候選擇關(guān)閉自己，停止讀寫數(shù)據(jù)。該模塊的工作時(shí)序大致是這樣的：在接收到觸發(fā)電路發(fā)出的片選信號(hào)CS時(shí)，開始啟動(dòng)工作。此時(shí)讀寫信號(hào)OE會(huì)同時(shí)到來，當(dāng)OE讀寫信號(hào)處于高電平時(shí)，寫入32個(gè)數(shù)據(jù)，在這期間RAM沒有輸出。之后OE會(huì)進(jìn)入低電平狀態(tài)，RAM讀出32個(gè)數(shù)據(jù)。最終RAM在自身的控制下關(guān)閉，停止工作。第三章系統(tǒng)子模塊實(shí)現(xiàn)與仿真分析3.1數(shù)字信號(hào)發(fā)生器實(shí)現(xiàn)與仿真3?1?1數(shù)字信號(hào)發(fā)生器的工作流程圖和組成框圖8路數(shù)字信號(hào)發(fā)生器的設(shè)計(jì)主要是用來產(chǎn)生8路循環(huán)連續(xù)的數(shù)字信號(hào)數(shù)據(jù)，作為本次設(shè)計(jì)的測(cè)試信號(hào)。由VHDL語言編程實(shí)現(xiàn)，其工作流程圖如圖3.1所示，預(yù)置信號(hào)可以通過外部輸入，10KHz時(shí)鐘由1MHz晶振提供的信號(hào)經(jīng)過10分頻后產(chǎn)生，在數(shù)字信號(hào)發(fā)生器中進(jìn)行分頻器的設(shè)計(jì)主要是為了使得有源晶振可以實(shí)現(xiàn)自由選取,進(jìn)一步方便系統(tǒng)的設(shè)計(jì)，體現(xiàn)了FPGA所具有的優(yōu)越性。1F分頻器1F分頻器1有源晶振輸入循環(huán)移位寄存器8路輸出信號(hào)8路輸出信號(hào)圖3.18路信號(hào)發(fā)生器工作流程圖從上面的工作流程圖中可以清晰地看出這種設(shè)計(jì)簡(jiǎn)單又十分方便，只涉及到分頻器,預(yù)置寄存器和循環(huán)移位寄存器這三部分的編程，幾乎只使用一個(gè)小的FPGA芯片就能實(shí)現(xiàn)。從圖3.2的頂層結(jié)構(gòu)也可以看得非常清楚。CLOCK時(shí)鐘主要負(fù)責(zé)控制循環(huán)移位寄存器。有源晶振輸入Q0Q1Q7圖3.2數(shù)字信號(hào)發(fā)生器的結(jié)構(gòu)框圖3.1.2帶異步置位/復(fù)位的通用8位寄存器設(shè)計(jì)預(yù)置寄存器的功能:在使能信號(hào)為高電平時(shí),將預(yù)置的信號(hào)輸出到循環(huán)移位寄存器中。使用VHDL語言編程并在QuartusII中生成的該模塊符號(hào)圖如圖3.3所示。REGISTERND[7..O]Q[7..O]CLKENSETRESETinst圖3.3通用8位寄存器元件符號(hào)圖

預(yù)置寄存器的仿真結(jié)果如圖3.4所示。MatterlimaBar:|15525na"jjPaint曲18.75ij±Interval:IB72leStark|0ptEnd:40Ole5罠ValiLG.Dps5.12us10.2^os15.36ue33.^6ns25.6ns30.72xls35.04nsiiiiiiiL5.5Z5nsCLKSEIEEEETST±111jrLLnLnLnLnLrrLrmrLLrLnLnLnLrTLmTurTJFLLrmLrT1i111111111111i11111111111111111I■IIID1t1IIIIIIISIIIIDIIIII1i111111111111i1111111111111111也nnJll■lgl■iIBiiiiiiiisisigiiiiiii1i11111111111111111111111111111ll■lgl■iiBiiiiiiiisisigiiiiiii■Illiaaiiiiiaiiiiiaiiiiiii1i111111111111i1111111111111111】\\、U、m』Xi"X*)CH_X1^X1^尋13±1C：0X譏ny..*QIX12713^14)(IE<iey1?T1B1I■I>■oItIiiiiiiitiiiiigiiiiiii1i111111111111i1111111111111111■■■■■???????■■■■■??????????????圖3.4帶異步置位/復(fù)位通用寄存器仿真圖圖3.4中,CLK為時(shí)鐘信號(hào),SET和RESET為置位復(fù)位信號(hào),EN為使能信號(hào)，D為輸入測(cè)試數(shù)據(jù)，Q為輸出觀察信號(hào)。從仿真圖可以看出，在使能信號(hào)EN=1,SET和RESET為0時(shí)，在每個(gè)時(shí)鐘上升沿到來時(shí)，都可以將預(yù)置的信號(hào)輸出，因此該模塊功能滿足所需要求。3.1.3任意分頻器任意分頻器的作用：主要是為了使得有源晶振可以實(shí)現(xiàn)自由選取，進(jìn)一步方便系統(tǒng)的設(shè)計(jì)。體現(xiàn)了FPGA所具有的優(yōu)越性。使用VHDL語言編程并在QuartusII中生成的該模塊符號(hào)圖如圖3.5所示。圖3.5任意分頻器元件符號(hào)圖任意分頻器的仿真結(jié)果如圖3.6所示。圖3.6分頻器時(shí)序仿真圖

圖3.6中，CLK為時(shí)鐘信號(hào)，OUTPUT為輸出信號(hào)。從圖中可以看出，分頻器對(duì)原來時(shí)鐘進(jìn)行了20分頻，很好地實(shí)現(xiàn)了其功能，該模塊符合設(shè)計(jì)要求。3.1.4循環(huán)移位寄存器循環(huán)移位寄存器作用：在每個(gè)時(shí)鐘上升沿到來時(shí)，對(duì)輸入的邏輯信號(hào)進(jìn)行一次移位并輸出。使用VHDL語言編程并在QuartusII中生成的該模塊符號(hào)圖如圖3.7所示。圖3.7循環(huán)移位寄存器元件符號(hào)圖循環(huán)移位寄存器的仿真結(jié)果如圖3.8所示。h/FSlR-impHAr!-i-zhnn：<>|-"ihIr-hIh.-nsItr-uA'h/FSlR-impHAr!-i-zhnn：<>|-"ihIr-hIh.-nsItr-uA'4nIIinS\=rrIITif卜n十4HH.s圖3.8循環(huán)移位寄存器時(shí)序仿真圖K曰Ti^0CLKIOLLOAD->23iCyL-□t」：￡-QL\-uiv■/irQ[<■xIt-urj'」17-QL2.■_x11-Q[l：■>:?-QLa.1!!!圖3.8中CLK為時(shí)鐘信號(hào)，LOAD為工作信號(hào)，D為預(yù)置信號(hào)，Q為輸出觀察信號(hào)。從圖中可以看出，當(dāng)時(shí)鐘信號(hào)上升沿到來且LOAD信號(hào)處于低電平時(shí)，循環(huán)移位寄存器開始工作產(chǎn)生數(shù)據(jù)流?？梢钥吹皆撗h(huán)移位寄存器模塊很好的實(shí)現(xiàn)了其功能，符合設(shè)計(jì)要求。

3.1.5數(shù)字信號(hào)發(fā)生器仿真使用VHDL語言編程并在QuartusII中生成的該模塊符號(hào)圖如圖3.9所示。數(shù)字信號(hào)發(fā)生器的仿真結(jié)果如圖3.10所示：Bane數(shù)字信號(hào)發(fā)生器的仿真結(jié)果如圖3.10所示：Bane1cm時(shí)1CLKLLOAMSET%EE3EI1^-5EMU□IULG日3■_XIFi--jifd^1T-2J161-37[5]■_xIM-JI⑷■r2037[3]—~7![Z]&22--Jlfll■r2337[0]數(shù)字信號(hào)發(fā)生器仿真圖SHUCLKUQU[7..O]ENUSETURESETUCLK1LOADA'DU[7..0]inst圖3.9數(shù)字信號(hào)發(fā)生器元件符號(hào)圖圖3.10是數(shù)字信號(hào)發(fā)生器在預(yù)置信號(hào)為00000101（5）時(shí)產(chǎn)生的循環(huán)序列仿真圖，CLK1是1MHz有源晶振，CLKU為系統(tǒng)時(shí)鐘，LOADA是工作信號(hào)。在使能信號(hào)ENU處于高電平狀態(tài)，時(shí)鐘信號(hào)CLKU上升沿到來并且加載信號(hào)LOADA處于低電平時(shí)，預(yù)置寄存器將預(yù)置信號(hào)00000101（5）送入循環(huán)移位寄存器，從而產(chǎn)生連續(xù)不斷循環(huán)的數(shù)據(jù)流。從仿真圖可以看出此數(shù)字信號(hào)發(fā)生器模塊功能完全符合所需要求。

3.2觸發(fā)電路實(shí)現(xiàn)與仿真該模塊的設(shè)計(jì)框圖如圖3.11所示。數(shù)據(jù)流預(yù)罟觸炭罕?3.11觸發(fā)電路框圖該模塊的作用：在系統(tǒng)電路上電之后，數(shù)字信號(hào)發(fā)生器會(huì)源源不斷地輸出數(shù)據(jù)流，而觸發(fā)電路模塊會(huì)一直接收數(shù)據(jù)流,并且一直檢測(cè)輸入的數(shù)據(jù)流序列與預(yù)置觸發(fā)字的邏輯狀態(tài)是否相同。只有當(dāng)8路信號(hào)的邏輯狀態(tài)與預(yù)置觸發(fā)字的邏輯狀態(tài)完全相同時(shí)，才會(huì)產(chǎn)生一個(gè)觸發(fā)信號(hào)發(fā)送出去，作為觸發(fā)模塊后面幾個(gè)模塊的控制信號(hào)。圖3.12為觸發(fā)電路的符號(hào)圖。HCT688—CLK'INPUTM[7..0]'INPUTN[7..O]PEQinst5圖3.12觸發(fā)電路元件符號(hào)圖觸發(fā)模塊的仿真結(jié)果如圖3.13所示。NameVali15.口M5.12n=10.24uz1E.滋20.4B2Efin=30.72ns35S4a=40.朋uz4G.D8iiiiiiiiii15.GS5nsJ^-0CLK田in?J'iwJ1jv_TTL-jiATTL-jiRiJTrjirLiJir_TrL-jirjLrirjir_TrLr_HXD巨①了CDS■二(D三匹回瓦①國(guó)匹①遼:冋③互超｝空運(yùn)扈邁包巨匹目衛(wèi)冋至?>13□urns1■/13fEQJMasterTimeBar:15.525nsjjjJPohter:17.G0u&Interval:17.GGStartEnd:圖3.13觸發(fā)電路時(shí)序仿真波形在圖3.13中，CLK為時(shí)鐘信號(hào)，1NPUTM、INPUTN分別為輸入測(cè)試信號(hào)、預(yù)置觸發(fā)字，PEQ為輸出觀察信號(hào)?？梢钥吹?，在每個(gè)時(shí)鐘上升沿到來時(shí)，觸發(fā)電路都會(huì)對(duì)輸入數(shù)據(jù)INPUTM和預(yù)置觸發(fā)字INPUTN進(jìn)行對(duì)比，若不相同則輸出低電平，若在某一個(gè)時(shí)鐘上升沿觸發(fā)則將一直輸出高電平。如圖3.13所示,當(dāng)輸入數(shù)據(jù)流INPUTM的邏輯狀態(tài)為00001001(9)和預(yù)置觸發(fā)字的邏輯狀態(tài)00001001(9)相同時(shí)，之后將一直輸出高電平。從仿真圖可以看出，該觸發(fā)電路模塊實(shí)現(xiàn)了所需功能，完全符合設(shè)計(jì)要求。3.3存儲(chǔ)器REGN的實(shí)現(xiàn)存儲(chǔ)器REGN的設(shè)計(jì)框圖如圖3.11所示。數(shù)據(jù)流存儲(chǔ)器REGN數(shù)據(jù)流存儲(chǔ)器REGNEN圖3.14存儲(chǔ)器REGN的結(jié)構(gòu)框圖該模塊的作用：數(shù)字信號(hào)發(fā)生器產(chǎn)生的數(shù)據(jù)流在源源不斷輸出到觸發(fā)電路的同時(shí)，也會(huì)不斷的輸出到這一模塊。當(dāng)觸發(fā)電路觸發(fā)后產(chǎn)生的使能信號(hào)EN到來即為高時(shí)，存儲(chǔ)器REGN才會(huì)允許輸入端的數(shù)據(jù)流進(jìn)行輸出。使用VHDL語言編程并在QuartusII中生成的該模塊元件圖如圖3.15所示。REGNCLKEN'DATA[7..O]Q[7..O]inst6圖3.15存儲(chǔ)器REGN元件符號(hào)圖存儲(chǔ)器REGN的仿真結(jié)果如圖3.16所示:15.525ns4jJPointei:3.S5u3Inlervat3.53usStert:0ps15.525ns4jJPointei:3.S5u3Inlervat3.53usStert:0psEcd:40.0usKaneYali15./UCLK田DATAJJIily1■國(guó)Q1MasteiTimeBar10.Z4us15.35heEU.45ueZ5.6usIri廠廠廠廠廠門可何幣-［廠吋珂吋阿丁厲阿圖3.16存儲(chǔ)器REGN仿真波形圖在圖3.16中，CLK為時(shí)鐘信號(hào)，EN為使能信號(hào)，DATA為輸入測(cè)試信號(hào)，Q為輸出觀察信號(hào)。從圖3.16顯示的仿真波形看到，在時(shí)鐘上升沿以及EN高電平到來時(shí)，REGN很好的將數(shù)據(jù)4及4之后的數(shù)據(jù)都進(jìn)行了輸出，實(shí)現(xiàn)了它的功能，完全符合設(shè)計(jì)要求。3.4640分頻器FREQ的實(shí)現(xiàn)由于數(shù)字信號(hào)發(fā)生器產(chǎn)生的每個(gè)數(shù)據(jù)周期是10US,而我們的RAM需要實(shí)現(xiàn)在一個(gè)周期中，先寫入32個(gè)數(shù)據(jù)，再讀出32個(gè)數(shù)據(jù)的功能。這就需要向RAM輸入一個(gè)周期為640US的控制信號(hào)。而有源晶振的頻率為1MHz，這樣我們就可以設(shè)計(jì)一個(gè)640分頻器產(chǎn)生這樣的控制信號(hào)。640分頻器的框圖如圖3.17所示。CLKABLE分頻器ABLE圖3.17分頻器框圖該模塊的作用：當(dāng)觸發(fā)電路觸發(fā)后產(chǎn)生的使能信號(hào)able到來時(shí)，分頻器電路開始工作，對(duì)1MHz的時(shí)鐘信號(hào)進(jìn)行640分頻，得到一個(gè)周期為640US的時(shí)鐘信號(hào)輸出給RAM作為RAM的讀寫控制信號(hào)，之后，RAM就可以在一個(gè)周期的讀寫信號(hào)控制下寫32個(gè)數(shù)據(jù)，讀32個(gè)數(shù)據(jù)。使用VHDL語言編程并在QuartusII中生成的該模塊符號(hào)圖如圖3.18所示。

FREQCLKABLEOUTPUTinst3圖3.18分頻器元件符號(hào)圖640分頻器的仿真結(jié)果如圖3.19所示。圖3.19640分頻器仿真圖在圖3.19中，CLK為時(shí)鐘信號(hào)，OUTPUT輸出信號(hào)。從仿真圖看到，當(dāng)分頻器工作的時(shí)候，高頻時(shí)鐘信號(hào)被分成了一個(gè)低頻時(shí)鐘信號(hào)。640分頻器模塊完全能夠?qū)崿F(xiàn)所需要求，符合設(shè)計(jì)要求。3.5存儲(chǔ)器RAM的實(shí)現(xiàn)RAM存儲(chǔ)器用于存儲(chǔ)采集的數(shù)據(jù)，其設(shè)計(jì)框圖如圖3.20所示。圖3.20RAM實(shí)現(xiàn)框圖該模塊的作用：RAM作為整個(gè)設(shè)計(jì)中最核心的模塊，需要完成數(shù)據(jù)的采集和處理工作。在系統(tǒng)時(shí)鐘的作用下，當(dāng)觸發(fā)電路觸發(fā)后產(chǎn)生的使能信號(hào)CS到來時(shí)，這時(shí)候讀寫控制信號(hào)OE也會(huì)同時(shí)到來，并且OE處于高電平。這時(shí)候RAM啟動(dòng)，并開始對(duì)輸入的數(shù)據(jù)流進(jìn)行采樣，之后將采集得來的信號(hào)數(shù)據(jù)寫入RAM中，采樣存儲(chǔ)時(shí)間持續(xù)32個(gè)系統(tǒng)時(shí)鐘周期，亦即32bit每一通道，然后結(jié)束存儲(chǔ)。此時(shí)OE的高電平狀態(tài)會(huì)結(jié)束并進(jìn)入低電平狀態(tài)，此時(shí)RAM讀出先前存儲(chǔ)的32bit數(shù)據(jù)。從CS片選信號(hào)到來的那一刻，每過一個(gè)系統(tǒng)時(shí)鐘，RAM內(nèi)部都有一個(gè)計(jì)數(shù)器加一，當(dāng)計(jì)數(shù)滿64次之后，關(guān)閉RAM，停止讀寫。使用VHDL語言編程并在QuartusII中生成的該模塊符號(hào)圖如圖3.21所示。

WaIiiaWaIiiapara^meter-WIDTHvalue32TypeSignedIntegerDEPTH■32—SignedIntegerRAM5CLKDATA_O[7..0]ADDR[4..O]CSOEDATA_I[7..O]inst圖3.21RAM的元件符號(hào)圖存儲(chǔ)器RAM的仿真結(jié)果如圖3.22所示。國(guó)DKT1國(guó)n國(guó)血|鳥畑Ttw&a.IB.ESru■■plPiiitecInleihdl223存儲(chǔ)器RAM的仿真結(jié)果如圖3.22所示。國(guó)DKT1國(guó)n國(guó)血|鳥畑Ttw&a.IB.ESru■■plPiiitecInleihdl223u>4D.爭(zhēng)u3e-J.U1盜.翌U3」芒.袈sla.tEEnsinnnnjuuuuuuuuuuuLruuumnnnnnjinnnnnnnnjuuuinjuuuuuuLruuuuuinjuinjinjmnnnnnnnjuinnnjuuuuLruuuuuinjuuuinimnr匚LK_EJ圖3.22存儲(chǔ)器RAM仿真圖WTtmrUTTTTTTTTTTTTTTTTDnirnWTtWDrQnonLOEWTWDnijTrWTTr圖3.24OE圖3.24OE低電平期間讀出的32個(gè)數(shù)據(jù)放大圖三;(OEQ亙(叵回0西回!DID匡運(yùn)匡曰亙:回⑥頁爛IDE叵坯叵KD0ZDG圖3.23OE高電平期間寫入的32個(gè)數(shù)據(jù)放大圖在圖3.22中，CLK為時(shí)鐘信號(hào)，CLK_EN為使能信號(hào)，CLR為計(jì)數(shù)器復(fù)位信號(hào)，高電平有效；CS為RAM片選信號(hào)，高電平有效；OE為RAM讀寫信號(hào)，高電平寫入，低電平讀出；D為地址信號(hào)。從圖3.22仿真圖看到當(dāng)片選信號(hào)CS高電平到來時(shí)，RAM開始工作，此時(shí)讀寫信號(hào)OE為高電平，寫入32個(gè)數(shù)據(jù)，此時(shí)沒有輸出。32個(gè)時(shí)鐘過后，OE為低電平，RAM開始讀出剛剛寫入的32個(gè)數(shù)據(jù)，當(dāng)讀完這32個(gè)數(shù)據(jù)之后，RAM關(guān)閉。從仿真圖看出，該模塊很好地實(shí)現(xiàn)了所需要的功能，完全符合設(shè)計(jì)要求。第四章系統(tǒng)頂層的實(shí)現(xiàn)與仿真第四章系統(tǒng)頂層的實(shí)現(xiàn)與仿真4.1系統(tǒng)頂層原理圖將第三章設(shè)計(jì)的數(shù)字信號(hào)發(fā)生器模塊，觸發(fā)模塊，存儲(chǔ)器REGN模塊，將第三章設(shè)計(jì)的數(shù)字信號(hào)發(fā)生器模塊，觸發(fā)模塊，存儲(chǔ)器REGN模塊，RAM模塊在QuartusII中對(duì)應(yīng)接口連接起來之后，得到如圖4.1所示的系統(tǒng)頂層原理圖。圖4.1系統(tǒng)頂層原理圖4.2系統(tǒng)頂層仿真圖在2000US時(shí)間觀察域，系統(tǒng)時(shí)鐘信號(hào)為0.1MHz，有源晶振1MHz的基礎(chǔ)上,得到的系統(tǒng)頂層仿真結(jié)果如圖4.2所示。nnnnjiwinnnjuiwinmnjuwinimwifumuiiuiminmnnnnniwminnjinnnfmmiinnnnjmwmuiwinnnnwwumjinnniuuuiwiilTU圖4.2得到的系統(tǒng)頂層仿真結(jié)果如圖4.2所示。nnnnjiwinnnjuiwinmnjuwinimwifumuiiuiminmnnnnniwminnjinnnfmmiinnnnjmwmuiwinnnnwwumjinnniuuuiwiilTU圖4.2系統(tǒng)頂層仿真圖日mu鍛國(guó)［■fflTikTh_Ci□□JrmJ*-EHHUFTUUh.HailaiInwAmSjtLti?El回DQjDbTb_DH.□□JrmJ*-EHHUFTUUh.HailaiInwAmSjtLti?El回DQjDbTb_DH.14Q3Ub.42uLnnnnimnmirLrLrLmumnjLrumrLnLnjmnnjmjmnrLnjmjuumnrLnrLnjrLnjumnnnnnnnjuumnjuir圖4.3頂層系統(tǒng)仿真局部放大圖在圖4.2的系統(tǒng)仿真圖中，CLK為系統(tǒng)時(shí)鐘；CLK1為有源晶振；CLK_EN使能信號(hào)；CLR為計(jì)數(shù)器復(fù)位信號(hào)；LOADA為數(shù)字信號(hào)發(fā)生器開始工作信號(hào)；DU為預(yù)置信號(hào)；datab為預(yù)置觸發(fā)字；A為數(shù)字信號(hào)發(fā)生器產(chǎn)生的數(shù)據(jù)流觀察信號(hào)；B為觸發(fā)信號(hào)觀察信號(hào)，亦即RAM片選信號(hào)；C為OE讀寫信號(hào)觀察信號(hào)；D為計(jì)數(shù)器地址信號(hào)；DATA_O為輸出端口。整個(gè)系統(tǒng)大致的運(yùn)行流程是這樣的：當(dāng)數(shù)據(jù)流序列與預(yù)置觸發(fā)字130(10000010)相同時(shí)，立刻觸發(fā)，觸發(fā)信號(hào)B在130(10000010)之后將一直保持高電平。此時(shí)分頻器啟動(dòng)將時(shí)鐘信號(hào)CLK1進(jìn)行640分頻成讀寫信號(hào)OE輸出到RAM中，與此同時(shí)觸發(fā)信號(hào)B也輸出到RAM中，作為片選信號(hào)CS，啟動(dòng)RAM。在OE高電平持續(xù)期間，RAM寫入數(shù)據(jù)，之后在OE低電平期間再讀出寫入的數(shù)據(jù)。在一寫一讀持續(xù)64個(gè)時(shí)鐘周期之后，RAM關(guān)閉。仿真圖的結(jié)果說明本次設(shè)計(jì)完全實(shí)現(xiàn)了所要實(shí)現(xiàn)的簡(jiǎn)易邏輯分析儀的功能要求，本次設(shè)計(jì)的流程、系統(tǒng)框圖以及原理圖是正確的。結(jié)論本次設(shè)計(jì)使用了EDA技術(shù)，EDA技術(shù)作為目前最前沿的技術(shù)，具有豐富的I/O接口，使用起來靈活方便，不必像單片機(jī)那樣還要考慮到引腳之間是否有沖突，并且每個(gè)引腳都有硬件上不同的功能，這樣用起來極不方便，在單片機(jī)編程時(shí)還要考慮某個(gè)引腳是否可用，不能像FPGA語言那樣只要專心用在軟件編程上。本設(shè)計(jì)使用VHDL語言編程實(shí)現(xiàn)了8路數(shù)字信號(hào)發(fā)生器，觸發(fā)電路，分頻器，存儲(chǔ)器。最后將這些模塊連接起來實(shí)現(xiàn)了一個(gè)8通道的簡(jiǎn)易邏輯分析儀，從仿真結(jié)果可以看到本次設(shè)計(jì)是正確的，比較好的完成了這次課題設(shè)計(jì)。基于FPGA的設(shè)計(jì)不必改動(dòng)硬件電路，只需改變程序，就可以達(dá)到你想要的結(jié)果?？梢奦HDL語言的出現(xiàn)改變了一直存在于我們大腦中的設(shè)計(jì)電路的固有思路。使得原先設(shè)計(jì)電路只能通過硬件慢慢嘗試，這樣不僅效率低而且錯(cuò)誤難以更正，向軟件設(shè)計(jì)轉(zhuǎn)變。這樣的轉(zhuǎn)變不僅提高了設(shè)計(jì)靈活性，又大大的降低了原先硬件電路設(shè)計(jì)的復(fù)雜難度，同時(shí)又大大地降低了我們?cè)O(shè)計(jì)研發(fā)的成本可謂是萬利而無一害。本次設(shè)計(jì)還可以做一些擴(kuò)展，比如可以通過更改RAM的存儲(chǔ)深度，計(jì)數(shù)器的地址數(shù)以及對(duì)分頻器程序做出修改從而改變存儲(chǔ)深度；也可以提高系統(tǒng)時(shí)鐘頻率，實(shí)現(xiàn)更高的采樣率。當(dāng)然本次設(shè)計(jì)也并不是十全十美的，也有一些不足。一是雖然在理論上設(shè)計(jì)出了系統(tǒng)的框圖以及原理圖，并且仿真結(jié)果也較好，但是還沒有在硬件電路上進(jìn)行調(diào)試，不知在硬件電路上會(huì)出現(xiàn)什么問題，今后改進(jìn)將進(jìn)行硬件電路的調(diào)試工作；二是仿真結(jié)果大部分?jǐn)?shù)據(jù)信號(hào)邊緣部分出現(xiàn)了抖動(dòng)現(xiàn)象，并沒有得到消除，今后的改進(jìn)將研究不同工作頻率下的情況，力求消除抖動(dòng)現(xiàn)象；三是由于數(shù)字信號(hào)發(fā)生器模塊程序的運(yùn)行，輸出測(cè)試數(shù)據(jù)時(shí)產(chǎn)生了0.01us的延遲，這導(dǎo)致最終結(jié)果的輸出延遲了一個(gè)時(shí)鐘周期，今后改進(jìn)將調(diào)試改進(jìn)程序力求減小甚至消除這0.01us的延遲對(duì)結(jié)果的影響。參考文獻(xiàn)潘松,黃繼業(yè).EDA技術(shù)實(shí)用教程—VHDL[m].北京：科學(xué)出版社，2010.任曉東，文博,CPLD/FPGA高級(jí)應(yīng)用指南[M].北京：電子工業(yè)出版社，2003.6.⑶孫明權(quán),VHDL數(shù)字控制系統(tǒng)設(shè)計(jì)范例[M].北京：電子工業(yè)出版社，2003.1.⑷修訂版，侯伯亨，顧新.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)[M].西安：西安電子科技大學(xué)出版社，1997.⑸顧乃紱、孫續(xù).邏輯分析儀原理與應(yīng)用[M].人民郵電出版社，1989.5.⑹王彥、陳文光、朱衛(wèi)華.全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽訓(xùn)練教程[M].北京:北京電子工業(yè)出版社，2005.1.[7]戴志堅(jiān)，師奕兵，王志堅(jiān).邏輯分析儀高速數(shù)據(jù)采集及數(shù)據(jù)窗口定位J].電子測(cè)量,1995,30(18):25-29.⑻陳尚松，雷加，郭慶.電子測(cè)量與儀器[M].電子工業(yè)出版社,2005.1.⑼劉國(guó)林、殷貫西.電子測(cè)量[M].機(jī)械工業(yè)出版社，2003.1.VanHWBroeck,SkudelnyHC,StankeGV.Analysisandrealizationofapulsewidthmodulatorbasedonvoltagespacevectors[J].IEEETransomIndustryApplications,1988,24(1):142-150.CirsteaM.VectorcontrolsystemdesignandanalysisusingVHDL[C].PowerElectronicsSpecialistsConference,IEEE32ndAnnual,2001:81-84.SeJinKim.ASICdesignforDTCbasedspeedcontrolofinductionmotor[C].ProceedingIEEEInternationalSymposiumonIndustrialElectronics,2001:956-961.CirsteaM.AVHDLsuccessstory:electricdrivesystemusingneuralcontroller[C].VHDLInternationalUsersForumFallWorkshop,Proceedings2000:118-122.致謝經(jīng)過這幾個(gè)月的忙碌和工作，本次的畢業(yè)設(shè)計(jì)已經(jīng)接近尾聲，作為一個(gè)本科生的畢業(yè)設(shè)計(jì)，由于我經(jīng)驗(yàn)的匱乏，設(shè)計(jì)中難免有許多考慮不周全的地方，如果沒有導(dǎo)師黃旭老師的督促指導(dǎo)，要想完成這個(gè)設(shè)計(jì)是難以想象的。這里首先我要感謝我的導(dǎo)師黃旭老師，她平日里工作繁忙，但卻在我做畢業(yè)設(shè)計(jì)的每個(gè)階段，從查閱資料到設(shè)計(jì)草案的確定和修改，中期檢查，直至后期詳細(xì)設(shè)計(jì)等整個(gè)過程中都給予了我悉心的指導(dǎo)。除了黃旭老師的專業(yè)水平外，她的治學(xué)嚴(yán)謹(jǐn)和科學(xué)研究的精神也是我永遠(yuǎn)學(xué)習(xí)的榜樣，并將積極地影響我今后的學(xué)習(xí)和工作生活。其次還要感謝大學(xué)四年來所有的老師們，為我們打下了電子專業(yè)知識(shí)的基礎(chǔ)，如果沒有這些知識(shí)，完成設(shè)計(jì)幾乎不可能。最后感謝蘇州大學(xué)電子信息學(xué)院在這大學(xué)四年來對(duì)我的大力栽培。附錄帶異步置位/復(fù)位的通用寄存器源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYREGISTERNISPORT(D:INSTD_LOGIC_VECTOR(7DOWNTO0);CLK,EN,SET,RESET:INSTD_LOGIC;Q:BUFFERSTD_LOGIC_VECTOR(7DOWNTO0));ENDREGISTERN;ARCHITECTUREAOFREGISTERNISBEGINPROCESS(CLK,SET,RESET)BEGINIF(SET='0'ANDRESET='1')THENQ<=(OTHERS=>'1');ELSIF(SET='1'ANDRESET='0')THENQ<=(OTHERS=>'0');ELSIF(CLK'EVENTANDCLK='1')THENIF(EN='1')THENQ<=D;ELSEQ<=Q;ENDIF;ENDIF;ENDPROCESS;ENDA;分頻器源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYFREQ_DIVISPORT(CLK:INSTD_LOGIC;OUTPUT:OUTSTD_LOGIC);ENDFREQ_DIV;ARCHITECTUREAOFFREQ_DIVISSIGNALCOUNT_SIGNAL:INTEGERRANGE0TO9;SIGNALMIDL:STD_LOGIC;BEGINPROCESS(CLK)BEGINIF(CLK'EVENTANDCLK='1')THENIF(COUNT_SIGNAL=9)THENCOUNT_SIGNAL<=0;MIDL<=NOTMIDL;ELSECOUNT_SIGNAL<=COUNT_SIGNAL+1;ENDIF;OUTPUT<=MIDL;ENDIF;ENDPROCESS;ENDA;循環(huán)移位寄存器源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSHIFTXISPORT(CLK,LOAD,CLK3:INSTD_LOGIC;0);D:INSTD_LOGIC_VECTOR(7DOWNTO0);Q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDSHIFTX;ARCHITECTUREAAOFSHIFTXISSIGNALTMP:STD_LOGIC_VECTOR(7DOWNTO0);BEGINQ<=TMP;PROCESS(CLK)BEGINIF(CLK'EVENTANDCLK='1')THENIF(LOAD='0')THENTMP<=D;ELSETMP(0)<=TMP(7);FORIIN1TO7LOOPTMP(I)<=TMP(I-1);ENDLOOP;ENDIF;ENDIF;ENDPROCESS;ENDAA;數(shù)字信號(hào)發(fā)生器頂層設(shè)計(jì)源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;PACKAGESHUZIISCOMPONENTREGISTERNPORT(D:INSTD_LOGIC_VECTOR(7DOWNTO0);CLK,EN,SET,RESET:INSTD_LOGIC;Q:BUFFERSTD_LOGIC_VECTOR(7DOWNTO0));ENDCOMPONENT;COMPONENTFREQ_DIVPORT(CLK:INSTD_LOGIC;OUTPUT:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTSHIFTXPORT(CLK,CLK3,LOAD:INSTD_LOGIC;0);D:INSTD_LOGIC_VECTOR(7DOWNTO0);Q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDCOMPONENT;ENDSHUZI;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEWORK.SHUZI.ALL;ENTITYSHUISPORT(CLKU,ENU,SETU,RESETU,CLK1,LOADA:INSTD_LOGIC;DU:INSTD_LOGIC_VECTOR(7DOWNTO0);QU:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDSHU;ARCHITECTUREAOFSHUISSIGNALCLK2:STD_LOGIC;SIGNALREGOUT:STD_LOGIC_VECTOR(7DOWNTO0);BEGINREG_1:REGISTERNPORTMAP(D=>DU,CLK=>CLKU,EN=>ENU,SET=>SETU,RESET=>RESETU,Q=>REGOUT);FREQ_1:FREQ_DIVPORTMAP(CLK=>CLK1,OUTPUT=>CLK2);SHIFT_1:SHIFTXPORTMAP(CLK=>CLKU,CLK3=>CLK2,LOAD=>LOADA,D=>REGOUT,Q=>QU);ENDA;觸發(fā)電路源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYHCT688ISPORT(C