第一章-EDA技術(shù)概述課件

本課程安排：學時數(shù)：36學時（課堂教學21學時，實驗15學時）課堂教學內(nèi)容：

第一章、緒論-EDA技術(shù)概況第二章、大規(guī)模可編程邏輯器件第三章、原理圖輸入設(shè)計方法

第四章、VHDL設(shè)計方法

第五章、VHDL設(shè)計進階

第六章、數(shù)字電子系統(tǒng)設(shè)計應用實例1本課程安排：1實驗教學內(nèi)容：分5次共15學時。

掌握EDA開發(fā)系統(tǒng)MAX+PLUSII，從簡單的電路設(shè)計入手，到最后能夠設(shè)計比較復雜的電子系統(tǒng)。培養(yǎng)利用EDA技術(shù)設(shè)計電路系統(tǒng)的實際動手能力。教學目的：了解一類可編程邏輯器件，掌握一門硬件描述語言，熟悉使用一種EDA設(shè)計工具，設(shè)計自己的應用。2實驗教學內(nèi)容：2教材及參考資料教材：

《EDA技術(shù)及應用》朱正偉編著

清華大學出版社參考資料：《CPLD技術(shù)及其應用》宋萬杰等編著西安電子科大出版社出版《VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計》侯伯亨顧新等編著西安電子科技大學出版社《CPLD/FPGA的開發(fā)和應用》徐光輝等編著電子工業(yè)出版社出版3教材及參考資料教材：3EDA技術(shù)的相關(guān)網(wǎng)址：

4EDA技術(shù)的相關(guān)網(wǎng)址：4第一章EDA技術(shù)概況1.1EDA技術(shù)及其發(fā)展

1.什么是EDA？

ElectronicDesignAutomation__電子設(shè)計自動化5第一章EDA技術(shù)概況1.1EDA技術(shù)及其EDA的基本概念

EDA技術(shù)，是一種以計算機為基本工作平臺，利用計算機圖形學、拓撲邏輯學、計算數(shù)學以及人工智能學等多種計算機應用學科的最新成果而開發(fā)出來的一整套軟件工具，是一種幫助電子設(shè)計工程師從事電子元件產(chǎn)品和系統(tǒng)設(shè)計的綜合技術(shù)。

6EDA的基本概念EDA技術(shù)，是一種以計算機為基本工EDA技術(shù)發(fā)展的三個階段：

1）早期電子CAD階段

20世紀80年代，屬EDA技術(shù)發(fā)展初期。利用計算機、二維圖形編輯與分析的CAD工具，完成布圖布線等高度重復性的繁雜工作。典型設(shè)計軟件如Protel、Tango等布線軟件。7EDA技術(shù)發(fā)展的三個階段：1）早期電子CAD階段7EDA技術(shù)發(fā)展的三個階段：

2）計算機輔助工程設(shè)計CAE階段

20世紀80年代末，出現(xiàn)了低密度的可編程邏輯器件（PAL_ProgrammableArrayLogic和GAL_GenericArrayLogic），相應的EDA開發(fā)工具主要解決電路設(shè)計沒有完成之前的功能檢測等問題。

8EDA技術(shù)發(fā)展的三個階段：2）計算機輔助工程設(shè)計CAEDA技術(shù)發(fā)展的三個階段：

3）電子設(shè)計自動化(EDA)階段

20世紀90年代中，可編程邏輯器件迅速發(fā)展，出現(xiàn)功能強大的全線EDA工具。具有較強抽象描述能力的硬件描述語言(VHDL、VerilogHDL)、高性能綜合工具的使用，使過去單功能電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級電子產(chǎn)品開發(fā)（即SOC_SystemOnaChip：單片系統(tǒng)、或片上系統(tǒng)集成）。

開始實現(xiàn)“概念驅(qū)動工程”（ConceptDriverEngineering,CDE）的夢想。9EDA技術(shù)發(fā)展的三個階段：3）電子設(shè)計自動化(EDA的廣義定義范圍包括：半導體工藝設(shè)計自動化、可編程器件設(shè)計自動化、電子系統(tǒng)設(shè)計自動化、印刷電路板設(shè)計自動化、仿真與測試、故障診斷自動化、形式驗證自動化統(tǒng)稱為EDA工程10EDA的廣義定義范圍包括：半導體工藝設(shè)計自動化EDA技術(shù)的狹義定義：以大規(guī)模可編程邏輯器件（PLD）為設(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達方式，以計算機、大規(guī)?？删幊唐骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，自動完成硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿真，直至完成對于特定目標芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T多學科融合的新技術(shù)。

11EDA技術(shù)的狹義定義：以大規(guī)?？删幊踢壿嬈骷≒1.2傳統(tǒng)設(shè)計方法和EDA方法的區(qū)別：傳統(tǒng)設(shè)計方法:

固定功能元件電路板設(shè)計完整系統(tǒng)構(gòu)成系統(tǒng)測試與性能分析自下而上（Bottom-up)的設(shè)計方法。

121.2傳統(tǒng)設(shè)計方法和EDA方法的區(qū)別：傳統(tǒng)設(shè)計方法:傳統(tǒng)設(shè)計方法的缺點：1.設(shè)計依賴于手工和經(jīng)驗。2.設(shè)計依賴于現(xiàn)有的通用元器件。3.設(shè)計后期的仿真和調(diào)試。4.自下而上設(shè)計思想的局限。5.設(shè)計實現(xiàn)周期長，靈活性差，耗時耗力，效率低下。

13傳統(tǒng)設(shè)計方法的缺點：13

EDA設(shè)計方法：

設(shè)計思想不同：

自上而下（Top-Down)的設(shè)計方法。

自上而下是指將數(shù)字系統(tǒng)的整體逐步分解為各個子系統(tǒng)和模塊，首先在頂層進行功能方框圖的結(jié)構(gòu)設(shè)計，然后在方框圖一級進行仿真糾錯，再用硬件描述語言對系統(tǒng)行為進行描述，接下來用綜合優(yōu)化工具生成具體電路的網(wǎng)表，最后將網(wǎng)表下載到具體的可編程邏輯芯片中形成專用集成電路。自上而下設(shè)計中可逐層描述，逐層仿真，保證滿足系統(tǒng)指標。14EDA設(shè)計方法：1415設(shè)計準備設(shè)計輸入·原理圖·硬件描述語言功能仿真設(shè)計處理·優(yōu)化、綜合·適配、分割·布局、布線時序仿真器件編程器件測試設(shè)計完成EDA設(shè)計流程：1515設(shè)計準備設(shè)計輸入功能仿真設(shè)計處理時序仿真器件編程器件測1.2.1設(shè)計準備設(shè)計準備是指設(shè)計者在進行設(shè)計之前，依據(jù)任務要求，確定系統(tǒng)所要完成的功能，并進行方案論證、系統(tǒng)設(shè)計和器件選擇等。1.2.2設(shè)計輸入設(shè)計輸入----將設(shè)計的系統(tǒng)或電路的功能以開發(fā)軟件要求的某種形式表示出來，并送入計算機的過程。設(shè)計輸入形式:

圖形設(shè)計輸入方式

文本方式設(shè)計輸入方式

161.2.1設(shè)計準備1.2.2設(shè)計輸入168/27/2023171.原理圖或圖形輸入方式這是一種最直接的設(shè)計輸入方式，它使用軟件系統(tǒng)提供的元器件庫及各種符號和連線畫出原理圖，形成原理圖輸入文件。這種方式大多用在對系統(tǒng)及各部分電路很熟悉的情況，或在系統(tǒng)對時間特性要求較高的場合。優(yōu)點是容易實現(xiàn)仿真，便于信號的觀察和電路的調(diào)整。

178/2/2023171.原理圖或圖形輸入方式172.硬件描述語言輸入方式硬件描述語言HDL（HardwareDescriptionLanguage）是一種用形式化的方法來描述數(shù)字電路和系統(tǒng)的行為和功能的語言。目前常用的高層硬件描述語言，有VHDL和VerilogHDL等，利用這種語言可以描述自己對極為復雜的數(shù)字系統(tǒng)的設(shè)計思想，然后利用EDA工具把其中需要變成具體物理電路的模塊組合經(jīng)HDL綜合器轉(zhuǎn)換成門級電路網(wǎng)表，接下來用可編程邏輯器件（CPLD/FPGA）自動布局布線工具把網(wǎng)表轉(zhuǎn)換成具體的電路布線結(jié)構(gòu)。182.硬件描述語言輸入方式181.2.3設(shè)計處理這是EDA設(shè)計中的核心環(huán)節(jié)。在設(shè)計處理階段，EDA編譯工具軟件如MAX+PLUS2、Quartus2等自動地對設(shè)計輸入文件進行邏輯化簡、綜合和優(yōu)化，并適當?shù)赜靡黄蚨嗥骷詣拥剡M行適配，最后產(chǎn)生編程用的編程文件。設(shè)計處理主要包括設(shè)計編譯和檢查、邏輯優(yōu)化和綜合、適配和分割、布局和布線、生成編程數(shù)據(jù)文件等過程。191.2.3設(shè)計處理191.2.4設(shè)計校驗設(shè)計校驗過程包括功能仿真和時序仿真。功能仿真是在設(shè)計輸入完成之后，選擇具體器件進行編譯之前進行的邏輯功能驗證，因此又稱為前仿真。功能仿真沒有延時信息或者有由系統(tǒng)添加的微小標準延時，這對于初步的功能檢測非常方便。時序仿真是在選擇了具體器件并完成布局、布線之后進行的時序關(guān)系仿真，因此又稱為后仿真或延時仿真。在設(shè)計處理以后，對系統(tǒng)和各模塊進行時序仿真，分析其時序關(guān)系，估計設(shè)計的性能以及檢查和消除競爭冒險等。201.2.4設(shè)計校驗20211.2.5器件編程編程是指將設(shè)計處理中產(chǎn)生的編程數(shù)據(jù)文件通過軟件放到具體的可編程邏輯器件中去。對CPLD器件來說是將JED文件下載（DownLoad）到CPLD器件中去，對FPGA來說是將位流數(shù)據(jù)BG文件配置到FPGA中去。器件編程需要滿足一定的條件，如編程電壓、編程時序和編程算法等。普通的CPLD器件和一次性編程的FPGA需要專用的編程器完成器件的編程工作?；赟RAM的FPGA可以由EPROM或其他存儲體進行配置。在系統(tǒng)的可編程器件（ISP-PLD）則不需要專門的編程器，只要一根與計算機互連的下載編程電纜就可以了。21211.2.5器件編程21傳統(tǒng)方法與EDA方法比較：

傳統(tǒng)方法1.自下至上（BottomUp)2.通用的邏輯元、器件3.系統(tǒng)硬件設(shè)計的后期進行仿真和調(diào)試4.主要設(shè)計文件是電原理圖5.手工實現(xiàn)

EDA方法1.自上至下（TopDown)2.PLD（可編程邏輯器件）3.系統(tǒng)設(shè)計的早期進行仿真和修改4.多種設(shè)計文件，發(fā)展趨勢以HDL描述文件為主5.自動實現(xiàn)

EDA技術(shù)極大地降低硬件電路設(shè)計難度，提高設(shè)計效率，是電子系統(tǒng)設(shè)計方法的質(zhì)的飛躍。22傳統(tǒng)方法與EDA方法比較：傳統(tǒng)方法1.3EDA技術(shù)的主要內(nèi)容實現(xiàn)載體：大規(guī)?？删幊踢壿嬈骷≒LD__ProgrammableLogicDevice）描述方式：硬件描述語言（HDL__HarddescripationLauguage)VHDL、VerilogHDL等設(shè)計工具：EDA開發(fā)工具軟件、開發(fā)系統(tǒng)硬件下載驗證：實驗開發(fā)系統(tǒng)231.3EDA技術(shù)的主要內(nèi)容實現(xiàn)載體：大規(guī)模可編程邏輯器件1.大規(guī)?？删幊踢壿嬈骷删幊踢壿嬈骷LD（ProgrammableLogicDevice）是一種半定制集成電路，在其內(nèi)部集成了大量的門和觸發(fā)器等基本邏輯電路，用戶通過編程來改變PLD內(nèi)部電路的邏輯關(guān)系或連線，就可以得到需要的設(shè)計電路?？删幊踢壿嬈骷某霈F(xiàn)，改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法，其設(shè)計方法為采用EDA技術(shù)開創(chuàng)了廣闊的發(fā)展空間，并極大地提高電路設(shè)計的效率。

241.大規(guī)?？删幊踢壿嬈骷删幊踢壿嬈骷LD（Pr可編程邏輯器件從集成密度上可分為低密度可編程邏輯器件LDPLD和高密度可編程邏輯器件HDPLD兩類。LDPLD集成密度一般小于700門（等效門）/片。HDPLD主要為復雜可編程邏輯器件CPLD和FPGA，其集成密度大于700門/片。隨著集成工藝的發(fā)展，HDPLD集成密度不斷增加，性能不斷提高。目前集成度最高的HDPLD可達數(shù)千萬門/片以上。

25可編程邏輯器件從集成密度上可分為低密度可編程邏FPGA__FieldProgrammableGatesArrayCPLD__ComplexProgrammableLogicDevice主流公司：Xilinx、Altera、LatticeFPGA/CPLD顯著優(yōu)點：開發(fā)周期短、投資風險小、產(chǎn)品上市速度快、市場適應能力強、硬件修改升級方便。26FPGA__FieldProgrammaWhatisFPGA?FPGA（FieldProgrammableGate-Array）FPGA近十余年加入到用戶可編程技術(shù)行列中的器件FPGA的結(jié)構(gòu)：由邏輯功能塊排列成陣列組成，并由可編程的內(nèi)部連線連接這些邏輯功能塊來實現(xiàn)不同的設(shè)計可編程的電子開關(guān)27WhatisFPGA?FPGA（FieldProgrFPGA的結(jié)構(gòu)I/OBlockLogicBlockProgrammableInterconnect28FPGA的結(jié)構(gòu)I/OBlockLogicBlockProVHDL：IEEE標準，系統(tǒng)級抽象描述能力較強。Verilog:IEEE標準，門級開關(guān)電路描述能力較強。

2.硬件描述語言（HDL__HardwareDescriptionLanguage）29VHDL：IEEE標準，系統(tǒng)級抽象描述能力較VHDL的特點1、VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的保證。2、VHDL有良好的可讀性。它可以被計算機接受，也容易被讀者理解。用VHDL書寫的源文件，既是程序又是文檔，既是工程技術(shù)人員之間交換信息的文件，又可作為合同簽約者之間的文件。30VHDL的特點2、VHDL有良好的可讀性。它可以被計算機接受VerilogHDL的特點1、VerilogHDL適合算法級（Algorithm）、寄存器傳輸級（RTL）、邏輯級（Logic）、門級（Gate）和版圖級（Layout）等各個層次的電路設(shè)計和描述。2、VerilogHDL也具有與VHDL類似的特點，稍有不同的是VerilogHDL早在1983年就已經(jīng)推出，至今已有30年的應用歷史，因而VerilogHDL擁有廣泛的設(shè)計群體，其設(shè)計資源比VHDL豐富。另外VerilogHDL是在C語言的基礎(chǔ)上演化而來的，因此只要具有C語言的編程基礎(chǔ)，就很容易學會并掌握這種語言。

31VerilogHDL的特點2、VerilogHDL也用硬件描述語言實現(xiàn)數(shù)字電路設(shè)計的過程編輯源程序編譯設(shè)計文件功能仿真邏輯綜合時序仿真編程下載器件調(diào)試目標芯片32用硬件描述語言實現(xiàn)數(shù)字電路設(shè)計的過程編輯源程序編譯設(shè)計文件功EDA開發(fā)工具分為：

集成化的開發(fā)系統(tǒng):特定功能的開發(fā)軟件：綜合軟件仿真軟件3.軟件開發(fā)工具33EDA開發(fā)工具分為：3.軟件開發(fā)工具33Altera公司：Max+plusⅡ

、QuartusⅡ系列Xilinx公司：ISE、Foundation、Aillance系列Lattice公司：ispDesignEXPERT系列集成化的開發(fā)系統(tǒng)34Altera公司：Max+plusⅡ、QuartusⅡ

4.實驗開發(fā)系統(tǒng)354.實驗開發(fā)系統(tǒng)EDA實驗的3個層次1、邏輯行為的實現(xiàn)

2、控制與信號傳輸功能的實現(xiàn)

3、算法的實現(xiàn)

如：譯碼器、紅綠交通燈控制、表決器、顯示掃描器、電梯控制、乒乓球等電路的設(shè)計，時鐘頻率一般低于4MHz

如：各類信號發(fā)生器、A/D采樣控制器、FIFO、RS232或PS/2通信、FPGA/CPLD與單片機綜合控制等電路的設(shè)計，時鐘頻率一般在25MHz左右

如：離散FFT變換、數(shù)字濾波器、浮點乘法器、高速寬位加法器、數(shù)字振蕩器、數(shù)字鎖相環(huán)、調(diào)制解調(diào)器、圖象DSP等電路的設(shè)計，時鐘頻率一般在50MHz以上

36EDA實驗的3個層次1、邏輯行為的實現(xiàn)2、控制與信號傳輸功1.4常用EDA工具

用EDA技術(shù)設(shè)計電路可以分為不同的技術(shù)環(huán)節(jié)，每一個環(huán)節(jié)中必須有對應的軟件包或?qū)Ｓ玫腅DA工具獨立處理。EDA工具大致可以分為設(shè)計輸入編輯器、HDL綜合器、仿真器、適配器（或布局布線器）以及下載器等5個模塊。371.4常用EDA工具用EDA技術(shù)設(shè)計電路1.4.1設(shè)計輸入編輯器

通常專業(yè)的EDA工具供應商或各可編程邏輯器件廠商都提供EDA開發(fā)工具，在這些EDA開發(fā)工具中都含有設(shè)計輸入編輯器，如Xilinx公司的Foundation、Altera公司的Max+plusII等。

一般的設(shè)計輸入編輯器都支持圖形輸入和HDL文本輸入。圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入三種常用方法。原理圖輸入方式沿用傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方式，即根據(jù)設(shè)計電路的功能和控制條件，畫出設(shè)計的原理圖或狀態(tài)圖或波形圖，然后在設(shè)計輸入編輯器的支持下，將這些圖形輸入到計算機中，形成圖形文件。

381.4.1設(shè)計輸入編輯器381.4.2HDL綜合器

綜合器的功能就是將設(shè)計者對某個項目進行的功能原理圖或文本描述，針對給定的硬件，進行編譯、優(yōu)化和綜合，最終獲得門級電路的電路描述文件。

HDL綜合器的輸出文件一般是網(wǎng)表文件，是一種用于電路設(shè)計數(shù)據(jù)交換和交流的工業(yè)標準化格式的文件，或是直接用硬件描述語言HDL表達的標準格式的網(wǎng)表文件，或是對應FPGA/CPLD器件廠商的網(wǎng)表文件。391.4.2HDL綜合器39例：一位全加器的電路網(wǎng)表E1，XOR，（X，Y），S1E2，XOR，（Cin，S1），SumE3，AND，（X，Y），S2E4，AND，（S1，Cin），S3E5，OR，（S2，S3），Cout&&≥1=1=1E2E1E4E3E5SUMCOUTS1S3S2CINXY40例：一位全加器的電路網(wǎng)表&&≥1=1=1E2E1E4E3E51.4.3仿真器

在EDA技術(shù)中仿真的地位非常重要，仿真器的仿真速度、仿真的準確性和易用性成為衡量仿真器的重要指標。EDA仿真測試技術(shù)只需通過計算機就能對所設(shè)計的電子系統(tǒng)進行測試與仿真。幾乎每個EDA廠商都提供基于Verilog/VHDL的仿真器。常用的仿真器有ModelTechnology公司的Modelsim，Cadence公司的Verilog-XL和NC-Sim，Aldec公司的ActiveHDL，Synopsys公司的VCS等。411.4.3仿真器411.5EDA的工程設(shè)計流程文本編輯器、圖形編輯器VHDL綜合器（邏輯綜合、優(yōu)化）FPGA/CPLD布線/適配器（自動優(yōu)化、布局、布線、適配）VHDL仿真器（行為仿真、功能仿真）編程器/下載電纜（編程、下載）測試電路（硬件測試）網(wǎng)表文件（EDIF、XNL、VHDL…)門級仿真器（功能仿真、時序仿真）各種編程文件421.5EDA的工程設(shè)計流程文本編輯器、圖形編輯器舉例：七進制計數(shù)器的實現(xiàn)1、傳統(tǒng)前端設(shè)計2、TOP－DOWN前端設(shè)計3、FPGA設(shè)計驗證7-Counterclkclrq1q2q043舉例：七進制計數(shù)器的實現(xiàn)clkclrq1q2q043傳統(tǒng)Bottom－up設(shè)計44傳統(tǒng)Bottom－up設(shè)計44傳統(tǒng)Bottom－up設(shè)計45傳統(tǒng)Bottom－up設(shè)計45傳統(tǒng)Bottom－up設(shè)計46傳統(tǒng)Bottom－up設(shè)計46TOP--DOWN設(shè)計步驟1：行為級描述47TOP--DOWN設(shè)計步驟1：行為級描述47TOP--DOWN設(shè)計步驟2：行為仿真48TOP--DOWN設(shè)計步驟2：行為仿真48TOP--DOWN設(shè)計步驟3：邏輯綜合49TOP--DOWN設(shè)計步驟3：邏輯綜合49FPGA/CPLD物理實現(xiàn):在元件庫文件支持下，由EDA工具，將網(wǎng)表作為輸入，進行自動布局布線最終生成FPGA/CPLD的目標文件。接下來，還需對布局布線后的結(jié)果進行寄生參數(shù)提取和后仿真，以便驗證布局布線后，由于寄生參數(shù)（寄生電阻、電容等）的存在是否改變了前端邏輯仿真的結(jié)果。如果未改變前仿真結(jié)果，則由FPGA/CPLD目標文件下載到FPGA/CPLD得到設(shè)計結(jié)果TOP--DOWN設(shè)計步驟4：物理實現(xiàn)50FPGA/CPLD物理實現(xiàn):在元件庫文件支持下，由EDA工具1.6、MAX+PLUSII簡述一個全面集成的PLD開發(fā)系統(tǒng)提供與器件結(jié)構(gòu)無關(guān)的開發(fā)環(huán)境支持所有的Altera產(chǎn)品(所有器件使用一個庫)廣泛滿足設(shè)計需求設(shè)計輸入(圖形和硬件描述語言）綜合布局和布線(適配)仿真定時分析器件編程支持多種EDA軟件和標準511.6、MAX+PLUSII簡述一個全面集成的PLD開發(fā)MAX+PLUSII能做什么?在一個獨立的環(huán)境下運行設(shè)計輸入設(shè)計編譯

驗證和編程EDIFLPM及其他EDIFVerilogVHDLSDF標準EDA設(shè)計輸入:標準的EDA設(shè)計驗證方式:CadenceMentorGraphics