集成電路CAD1課件

集成電路CAD

課程介紹1、教師：陳勇計算機(jī)學(xué)院一樓東#112Tel:83206779Email:2、教材：《超大規(guī)模集成電路設(shè)計方法學(xué)導(dǎo)論》楊之廉申明編，清華大學(xué)出版社出版。3、參考書：《CMOS集成電路原理與設(shè)計》，李本俊編，北京郵電大學(xué)出版社?！禨pice/PSpice編程技術(shù)》，高燕梅，房蔓楠編，電子工業(yè)出版社，

課時安排：理論教學(xué)：32學(xué)時上機(jī)：16學(xué)時考核方式：平時作業(yè)中期考試上機(jī)作業(yè)期末筆試主要內(nèi)容設(shè)計方法學(xué)（版圖、全定制、半定制、布局布線）器件模型與電路參數(shù)提?。ǘO管、Bipolar、MOSFET）模擬電路設(shè)計（SPICE）數(shù)字系統(tǒng)設(shè)計（邏輯設(shè)計、SOC、VHDL）第一章概論一、集成電路的發(fā)展

自從1958年集成電路誕生以來，經(jīng)歷了小規(guī)模（SSI）、中規(guī)模（MSI）、大規(guī)模（LSI）的發(fā)展過程，目前已進(jìn)入超大規(guī)模（VLSI）和甚大規(guī)模集成電路（ULSI）階段，是一個“systemonachip”（SOC)的時代。第一代16位的8086芯片中，共容納了約2.8萬個晶體管。32位以上的586級計算機(jī)微處理器，如“奔騰”芯片內(nèi)的晶體管數(shù)目則高達(dá)500萬以上。目前商業(yè)化半導(dǎo)體芯片的線寬為0.13~0.35μm，今后發(fā)展的趨勢是0.1μm以下。發(fā)展歷程回顧

1947年12月Bell實驗室肖克萊、巴丁、布拉頓發(fā)明了第一只點接觸金鍺晶體管，1950年肖克萊、斯帕克斯、迪爾發(fā)明單晶鍺NPN結(jié)型晶體管。1952年5月英國皇家研究所的達(dá)默提出集成電路的設(shè)想。

1958年德克薩斯儀器公司基爾比為首的小組研制出第一塊由12個器件組成的相移振蕩和觸發(fā)器集成電路。這就是世界上最早的集成電路，也就是現(xiàn)代集成電路的雛形或先驅(qū)。1958年第一塊集成電路：TI公司的Kilby研制，12個器件，Ge晶片集成電路的發(fā)展除了物理原理外還得益于許多新工藝的發(fā)明：50年美國人奧爾和肖克萊發(fā)明的離子注入工藝；56年美國人富勒發(fā)明的擴(kuò)散工藝；60年盧爾和克里斯坦森發(fā)明的外延生長工藝；60年kang和Atalla研制出第一個硅MOS管；70年斯皮勒和卡斯特蘭尼發(fā)明的光刻工藝等等，使晶體管從點接觸結(jié)構(gòu)向平面結(jié)構(gòu)過渡并給集成電路工藝提供了基本的技術(shù)支持。因此，從70年代開始，第一代集成電路才開始發(fā)展并迅速成熟。

表1集成電路不同發(fā)展階段的特征參數(shù)主要特征主要特征SSIMSILSIVLSIULSIGSL元件數(shù)/片<102

102-103103-105105-107107-109>109特征線寬μm5-103-51-3<10.3-0.5.12-0.18氧化層厚nm>120>100>40>1510-15

結(jié)深μm

1.2-20.5-1.20.2-0.50.1-0.2

硅片直徑inch22-3

4-56812集成電路工藝的發(fā)展特點九十年代以來，集成電路工藝發(fā)展非常迅速，已從亞微米(0.5到1微米)進(jìn)入到深亞微米(小于0.5微米)，進(jìn)而進(jìn)入到超深亞微米(小于0.25微米)。其主要特點：特征尺寸越來越小芯片尺寸越來越大單片上的晶體管數(shù)越來越多時鐘速度越來越快電源電壓越來越低布線層數(shù)越來越多I/O引線越來越多Moore’sLawandFutureICTechnologiesMooreLaw---Min.transistorfeaturesizedecreasesby0.7Xeverythreeyears---Trueforatleast30years!(firstpublishedin1965)1997NationalTechnologyRoadmapforSemiconductors工藝特征尺寸單個芯片上的晶體管數(shù)芯片面積電源電壓

金屬布線層數(shù)時鐘頻率器件及互連線延遲00.511.522.533.54199719992001200320062009延遲值(ns)器件內(nèi)部延遲2厘米連線延遲（O）2厘米連線延遲（U）2厘米連線延遲約束集成電路朝著兩個方向發(fā)展：一是在發(fā)展微細(xì)加工技術(shù)的基礎(chǔ)上，開發(fā)超高速、超高集成度的電路。二是迅速、全面地利用已達(dá)到的或已成熟的工藝技術(shù)、設(shè)計技術(shù)、封裝技術(shù)、和測試技術(shù)等發(fā)展各種專用集成電路（ASIC）。從另一個角度來說，進(jìn)入90年代以來，電子信息類產(chǎn)品的開發(fā)明顯地出現(xiàn)了兩個特點：一是開發(fā)產(chǎn)品的復(fù)雜程度加深，出現(xiàn)SOC。另一個是開發(fā)產(chǎn)品的上市時限緊迫。集成電路的分類

可以按器件結(jié)構(gòu)類型、集成電路規(guī)模、使用基片材料、電路功能以及應(yīng)用領(lǐng)域等方法劃分。雙極型TTLECLNMOS單片ICMOS型PMOS CMOS BiCMOS按結(jié)構(gòu)分類BiMOSBiCMOS 混合IC厚膜混合IC薄膜混合IC按規(guī)模分類SSI/MSI/LSI/VLSI/ULSI/GSI組合邏輯電路數(shù)字電路時序邏輯電路

按功能分類模擬電路線性電路非線性電路數(shù)模混合電路二、設(shè)計手段的演變過程

IC的設(shè)計方法和手段經(jīng)歷了幾十年的發(fā)展演變，從最初的全手工設(shè)計發(fā)展到現(xiàn)在先進(jìn)的可以全自動實現(xiàn)的過程。這也是近幾十年來科學(xué)技術(shù)，尤其是電子信息技術(shù)發(fā)展的結(jié)果。從設(shè)計手段演變的過程劃分，設(shè)計手段經(jīng)歷了手工設(shè)計、計算機(jī)輔助設(shè)計（ICCAD）、電子設(shè)計自動化EDA、電子系統(tǒng)設(shè)計自動化ESDA以及用戶現(xiàn)場可編程器階段。

1．原始手工設(shè)計：

設(shè)計過程全部由手工操作，從設(shè)計原理圖，硬件電路模擬，到每個元器件單元的集成電路版圖設(shè)計，布局布線直到最后得到一套集成電路掩膜版，全部由人工完成。設(shè)計流程為：

設(shè)計原理圖，硬件電路，電路模擬，元器件版圖設(shè)計，版圖布局布線，（分層剝離，刻紅膜，初縮精縮，分步重復(fù)）制版，流片，成品。

2．計算機(jī)輔助設(shè)計：從70年代初開始，起初僅僅能夠用個人計算機(jī)輔助輸入原理圖，接著出現(xiàn)SPICE電路模擬軟件，逐漸開始ICCAD的發(fā)展，后來越來越多的計算機(jī)輔助設(shè)計軟件，越來越強(qiáng)的計算機(jī)輔助設(shè)計功能，不但提供了先進(jìn)的設(shè)計方法和手段，更推動ICCAD技術(shù)向自動化設(shè)計發(fā)展。初期的ICCAD功能較少，只能對某些功能進(jìn)行輔助設(shè)計，現(xiàn)在利用計算機(jī)輔助設(shè)計可以實現(xiàn)的功能大致包括：電路或系統(tǒng)設(shè)計，邏輯設(shè)計，邏輯、時序、電路模擬，版圖設(shè)計，版圖編輯，反向提取，規(guī)則檢查等等。

3．計算機(jī)輔助工程CAE的電子設(shè)計自動化EDA：

CAE配備了成套IC設(shè)計軟件，為IC設(shè)計提供了完備、統(tǒng)一、高效的工作平臺。使利用EDA設(shè)計LSI和VLSI成為可能。ICCAD和EDA以及半導(dǎo)體集成電路技術(shù)的發(fā)展使IC設(shè)計發(fā)生兩個質(zhì)的飛躍：（1）版圖設(shè)計方面：除了傳統(tǒng)的人機(jī)交互式方法對全定制版圖進(jìn)行編輯、繪圖外，定制，半定制設(shè)計思想的確立使自動半自動布局成為可能。（2）邏輯設(shè)計方面：邏輯綜合軟件的開發(fā)，使系統(tǒng)設(shè)計者只要用硬件描述語言（如VHDL語言）給出系統(tǒng)行為級的功能描述，就可以由計算機(jī)邏輯綜合軟件處理，得到邏輯電路圖或網(wǎng)表，優(yōu)化了邏輯設(shè)計結(jié)果。EDA設(shè)計流程：系統(tǒng)設(shè)計，功能模擬，邏輯綜合，時序模擬，版圖綜合，后模擬。

4．電子系統(tǒng)設(shè)計自動化ESDA

ESDA的目的是為設(shè)計人員提供進(jìn)行系統(tǒng)級設(shè)計的分析手段，進(jìn)而完成系統(tǒng)級自動化設(shè)計，最終實現(xiàn)SOC芯片系統(tǒng)。但ESDA仍處于發(fā)展和完善階段，尚需解決建立系統(tǒng)級仿真庫和實現(xiàn)不同仿真工具的協(xié)同模擬。利用ESDA工具完成功能分析后，再用行為級綜合工具將其自動轉(zhuǎn)化成可綜合的寄存器級RTL的HDL描述，最后就可以由EDA工具實現(xiàn)最終的芯片設(shè)計。ESDA的流程：系統(tǒng)設(shè)計，行為級模擬，功能模擬，邏輯綜合，時序模擬，版圖綜合，后模擬。然后由生產(chǎn)廠家制版，流片，成品。

5．可編程器件的ASIC設(shè)計

可編程ASIC是專用集成電路發(fā)展的另一個有特色的分支，它主要利用可編程的集成電路如PROM,GAL,PLD,CPLD,FPGA等可編程電路或邏輯陣列編程，得到ASIC。其主要特點是直接提供軟件設(shè)計編程，完成ASIC電路功能，不需要再通過集成電路工藝線加工?？删幊唐骷腁SIC設(shè)計種類較多，可以適應(yīng)不同的需求。其中的PLD和FPGA是用得比較普遍得可編程器件。適合于短開發(fā)周期，有一定復(fù)雜性和電路規(guī)模的數(shù)字電路設(shè)計。尤其適合于從事電子系統(tǒng)設(shè)計的工程人員利用EDA工具進(jìn)行ASIC設(shè)計。

ICCAD發(fā)展史第一代：七十年代以Applicon,Calma,CV為代表的版圖編輯+DRC第二代：八十年代以Mentor,Daisy,Valid為代表的CAD系統(tǒng)，從原理圖輸入、模擬、分析、到自動布圖及驗證第三代：九十年代以Cadence,Synopsys，Avanti等為代表的ESDA系統(tǒng)，包括有系統(tǒng)級的設(shè)計工具第四代：正在研制面向VDSM+System-On-a-Chip的新一代CAD系統(tǒng)三、設(shè)計系統(tǒng)的結(jié)構(gòu)框架目前的設(shè)計系統(tǒng)是一個統(tǒng)一的、協(xié)同的、集成化的、以數(shù)據(jù)庫為核心的系統(tǒng)。其主要特點如下：1、統(tǒng)一的數(shù)據(jù)庫數(shù)據(jù)庫中存儲了所有的設(shè)計信息（包括行為描述源程序、原理圖、網(wǎng)表、符號圖、掩膜圖等各種文擋），并進(jìn)行統(tǒng)一的管理。2、操作的協(xié)同性如：版圖編輯器完成一個版圖的編輯后，可以啟用設(shè)計規(guī)則檢查器對版圖進(jìn)行設(shè)計規(guī)則檢查，同時允許在編輯過程中交替進(jìn)行版圖設(shè)計規(guī)則檢查。

3、結(jié)構(gòu)的開放性通過一種特定的編程語言可訪問數(shù)據(jù)庫，同時設(shè)計系統(tǒng)中可嵌入第三方開發(fā)的設(shè)計軟件。4、系統(tǒng)的可移植性整個設(shè)計系統(tǒng)可安裝在不同的硬件平臺上（工作站/PC）。四、“自頂向下”與“由底向上”設(shè)計步驟正向設(shè)計：應(yīng)用于實現(xiàn)一個新的設(shè)計逆向設(shè)計：應(yīng)用于剖析已有的設(shè)計，對原設(shè)計進(jìn)行修改或改進(jìn)芯片設(shè)計芯片設(shè)計的分類：A.按設(shè)計對象分：B.按設(shè)計方向分：自頂向下(Top-down)由底向上(Bottom–up)芯片設(shè)計步驟方法自頂向下由底向上正向設(shè)計行為設(shè)計結(jié)構(gòu)設(shè)計邏輯設(shè)計電路設(shè)計版圖設(shè)計系統(tǒng)劃分單元設(shè)計功能塊設(shè)計子系統(tǒng)設(shè)計系統(tǒng)設(shè)計逆向設(shè)計版圖解析電路圖提取功能分析結(jié)構(gòu)修改邏輯設(shè)計電路設(shè)計版圖設(shè)計版圖解析電路圖提取功能分析單元設(shè)計功能塊設(shè)計子系統(tǒng)設(shè)計系統(tǒng)設(shè)計五、典型的設(shè)計流程行為描述行為級綜合邏輯綜合版圖綜合掩膜

將行為級描述（HDL）轉(zhuǎn)換成寄存器傳輸級（RTL）的結(jié)構(gòu)描述

?

將邏輯級的行為描述（狀態(tài)轉(zhuǎn)移圖、布爾方程、真值表、轉(zhuǎn)換成邏輯級的結(jié)構(gòu)描述（邏輯門的網(wǎng)表）；?邏輯優(yōu)化?

邏輯仿真，采用硬件仿真（PLD、FPGA）

?測試綜合（提供自動測試圖性生成，可消除設(shè)計中的冗余邏輯，診斷設(shè)計中的不可測邏輯結(jié)構(gòu)）將門級網(wǎng)表轉(zhuǎn)化成版圖（完成布局、布線）A.總體設(shè)計流程B.布局、布線流程網(wǎng)表輸入布圖規(guī)劃布局全局布線詳細(xì)布線版圖參數(shù)提取一致性檢查后模擬版圖生成掩膜文件將版圖寄生參數(shù)引入電路圖，模擬檢查電路的時序及速度等是否仍符合要求VLSI從設(shè)計到制造，需要經(jīng)過若干步驟，為了使大家有一個總體的了解，我們簡要將其概括如下：1、系統(tǒng)規(guī)范化說明（SystemSpecification）包括系統(tǒng)功能、性能、物理尺寸、設(shè)計模式、制造工藝、設(shè)計周期、設(shè)計費用等等。2、功能設(shè)計（FunctionDesign）將系統(tǒng)功能的實現(xiàn)方案設(shè)計出來。通常是給出系統(tǒng)的時序圖及各子模塊之間的數(shù)據(jù)流圖。3、邏輯設(shè)計（LogicDesign）這一步是將系統(tǒng)功能結(jié)構(gòu)化。通常以文本、原理圖、邏輯圖表示設(shè)計結(jié)果，有時也采用布爾表達(dá)式來表示設(shè)計結(jié)果。4、電路設(shè)計（CircuitDesign）電路設(shè)計是將邏輯設(shè)計表達(dá)式轉(zhuǎn)換成電路實現(xiàn)。5、物理設(shè)計（PhysicalDesignorLayoutDesign）物理設(shè)計或稱版圖設(shè)計是VLSI設(shè)計中最費時的一步。它要將電路設(shè)計中的每一個元器件包括晶體管、電阻、電容、電感等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息。6、設(shè)計驗證（DesignVerification）在版圖設(shè)計完成以后，非常重要的一步工作是版圖驗證。主要包括：設(shè)計規(guī)則檢查（DRC）、版圖的電路提?。∟E）、電學(xué)規(guī)檢查（ERC）和寄生參數(shù)提?。≒E）。VLSI設(shè)計描述

計算機(jī)描述語言：對于不同的設(shè)計層次，都需要用計算機(jī)來進(jìn)行輔助設(shè)計。因此，需要有一套計算機(jī)能處理的語言來描述設(shè)計結(jié)果和設(shè)計要求。VHDL(VeryHigh-speedIntegratedCircuitHardwareDescriptionLanguage)。SPICE是一種用于電路分析的軟件工具，它本身規(guī)定了一套電路描述方法。DEF/LEF及YAL都是專門用于布圖設(shè)計的電路描述語言。CIF是一種幾何描述語言，它用來描述物理版圖，該語言是工業(yè)界的標(biāo)準(zhǔn)格式，它與另外的兩種版圖描述語言GDS2、EDIF之間可以相互轉(zhuǎn)換。六、深亞微米電路設(shè)計對設(shè)計流程的影響

集成電路生產(chǎn)工藝從微米、亞微米發(fā)展到深亞微米、超深亞微米(VeryDeepSub-MicronVDSM)，對集成電路設(shè)計及其設(shè)計方法學(xué)提出了新的問題和挑戰(zhàn)。需要建立深亞微米器件模型、時序模型、互連模型1）在深亞微米級設(shè)計中首先要解決的是電路的時序、延遲問題。2）功耗問題七、ASIC及其分類專用集成電路按設(shè)計與制造過程劃分全定制ASIC:基于標(biāo)準(zhǔn)單元ASIC:基于門陣列ASIC:通道門陣列:無通道門陣列:結(jié)構(gòu)化門陣列(嵌入式門陣列):其中一塊專門用來實現(xiàn)特定功能，如微控制器可編程邏輯器件(PLA):ROM,EPROM，EEPROM現(xiàn)場可編程門陣列(FPGA):八、不同設(shè)計方法比較

設(shè)計方法的選擇與芯片性能要求、產(chǎn)品上市時間以及產(chǎn)品產(chǎn)量有關(guān)。表2比較了這些設(shè)計模式在版圖結(jié)構(gòu)上的差別。表3比較了這些設(shè)計模式芯片面積，性能及制造方法上的不同。用戶可以根據(jù)自己對產(chǎn)品性能、批量大小和上市時間的要求，選擇相應(yīng)的設(shè)計方法。

大批量的產(chǎn)品，如微處理器，存儲器等宜采用全定制設(shè)計方法。小批量ASIC產(chǎn)品則采用半定制的門陣列或宏單元陣列設(shè)計方法。單件、批量很小的產(chǎn)品、試驗電路則采用FPGA設(shè)計方法。電性能要求較高，而批量較小的產(chǎn)品，或中批量產(chǎn)品則采用標(biāo)準(zhǔn)單元設(shè)計方式。九、VLSI設(shè)計中的問題1、成本問題VLSI的成本包括：設(shè)計費用、制造費用及此過程中工程師的工資。2、設(shè)計正確性要求設(shè)計的正確性是IC設(shè)計中最基本的要求。IC設(shè)計一旦完成并送交制造廠生產(chǎn)后，再發(fā)現(xiàn)有錯誤，就需要重新制版、重新流片，這會造成巨大的損失。因此，要保證100％的設(shè)計正確性。3、設(shè)計過程集成化計算機(jī)在集成電路設(shè)計中的作用是不可取代的。如果說集成電路在最初發(fā)展階段可以用手工進(jìn)行設(shè)計的話。那麼，如今集成電路設(shè)計離開計算機(jī)進(jìn)行輔助設(shè)計是無法實現(xiàn)的。由于IC設(shè)計這一獨特的限制，就需要有功能更強(qiáng)、性能更好的EDA設(shè)計工具將整個集成電路設(shè)計過程統(tǒng)一考慮，前后呼應(yīng)，從全局的觀點使系統(tǒng)設(shè)計達(dá)到最優(yōu)。目前，實際上計算機(jī)輔助設(shè)計軟件及工具幾乎滲透了VLSI設(shè)計的各個步驟中：工藝模擬、器件模擬、電路分析、邏輯驗證、版圖驗證及參數(shù)提取、布圖工具、綜合工具、計算機(jī)輔助設(shè)計、封裝工具......。4、VLSI設(shè)計的可測試性問題測試在VLSI設(shè)計中是一個十分重要的課題。測試的意義在于檢查電路是否能按設(shè)計要求正常工作。隨著VLSI功能的日趨復(fù)雜，測試費用所占的比例明顯增大，雖然芯片測試是在VLSI生產(chǎn)過程當(dāng)中進(jìn)行的，但是為了減小測試所需要的資源，往往在電路設(shè)計階段就要考慮其可測試性的問題，增強(qiáng)測試的簡易性。具體做法是在已有的邏輯設(shè)計基礎(chǔ)上添加一些專門用于測試的輔助電路。4、產(chǎn)品市場壽命

十、國內(nèi)集成電路概況：上海華虹NEC（HHNEC），0.35~0.5μm的8英寸的集成電路生產(chǎn)線。北京的首鋼NEC（SGNEC）有一條0.5-0.8μm的6英寸的生產(chǎn)。上海philips（WaferFoundry）有一條0.8-1.0μm的6英寸的生產(chǎn)線。上海貝嶺（Beling）有一條1.0-1.5μm的4英寸的生產(chǎn)線。無錫華晶有一條0.8-1.0μm的6英寸的生產(chǎn)線。紹興華越有一條從日本富士通引進(jìn)的二手線，2μm的5英寸的生產(chǎn)線?？蒲校呵迦A大學(xué)微電子所由IBM捐贈了一條0.5-0.8μm的6英寸的生產(chǎn)線。中科院微電子研究中心，有一條0.5μm-0.8μm的4英寸的生產(chǎn)線。上海冶金所有一條0.8μm的4英寸的生產(chǎn)線。軍工：西安771所有一條1-2μm的3英寸的生產(chǎn)線。蚌埠214所（兵工器總公司）有一條2-3μm的3英寸的生產(chǎn)線。

我國ICCAD發(fā)展從七十年代中開始，至今已有二十多年研究歷史。第一代（1980-1983）、第二代（1986-1988）和第三代（1988-1991）ICCAD系統(tǒng)的研制已完成。國內(nèi)大學(xué)的研究情況:復(fù)旦大學(xué)-布圖、FPGA、模擬電路杭州電子工業(yè)學(xué)院（浙江大學(xué)）-布圖、模擬北京大學(xué)-器件模型北京理工大學(xué)-綜合、驗證上海交通大學(xué)-版圖驗證哈爾濱工業(yè)大學(xué)-綜合、AHDL清華大學(xué)微電子所、電子工程系-模擬電路、器件模擬。國內(nèi)國內(nèi)工業(yè)界的研究情況:華大集成電路設(shè)計中心-版圖編輯、驗證，VHDL環(huán)境，REUSE，PANDA系統(tǒng)已有47家用戶，近幾年已銷售￥3000多萬，在國內(nèi)安裝套數(shù)占30%。十一、一些基本概念wafersize:4英寸，6英寸，8英寸，12英寸featuresize:特征尺寸