邏輯電平匹配設(shè)計(jì)

邏輯電平匹配設(shè)計(jì)第一頁，共四十四頁，編輯于2023年，星期五目錄一、邏輯電平簡介

——邏輯電平都有哪些？二、邏輯電平匹配方法

——為什么要進(jìn)行邏輯電平匹配及如何匹配？1.單端輸入輸出的匹配方法2.差分輸入輸出的匹配方法第二頁，共四十四頁，編輯于2023年，星期五一、邏輯電平簡介

1.常用的邏輯電平：

TTL、CMOS、LVTTL、LVCOMS、CML、ECL、PECL、LVPECL、LVDS、GTL、RS232、RS422等。

·TTL和CMOS的邏輯電平按典型電壓可分為四類：5V系列、3.3V系列，2.5V系列和1.8V系列。

5VTTL和5VCMOS邏輯電平是通用的邏輯電平。

3.3V及以下的邏輯電平被稱為低電壓邏輯電平，常用的為LVTTL電平。

低電壓的邏輯電平還有2.5V和1.8V兩種。

·ECL/PECL/LVPECL、CML和LVDS是差分輸入輸出。

·RS-422/485和RS-232是串口的接口標(biāo)準(zhǔn)，RS-422/485是差分輸入輸出，RS-232是單端輸入輸出。

第三頁，共四十四頁，編輯于2023年，星期五一、邏輯電平簡介1：輸入高電平（Vih）：保證邏輯門的輸入為高電平時(shí)所允許的最小輸入高電平，當(dāng)輸入電平高于Vih時(shí)，則認(rèn)為輸入電平為高電平。2：輸入低電平（Vil）：保證邏輯門的輸入為低電平時(shí)所允許的最大輸入低電平，當(dāng)輸入電平低于Vil時(shí)，則認(rèn)為輸入電平為低電平。3：輸出高電平（Voh）：保證邏輯門的輸出為高電平時(shí)的輸出電平的最小值，邏輯門的輸出為高電平時(shí)的電平值都必須大于此Voh。4：輸出低電平（Vol）：保證邏輯門的輸出為低電平時(shí)的輸出電平的最大值，邏輯門的輸出為低電平時(shí)的電平值都必須小于此Vol。5：閥值電平(Vt)：數(shù)字電路芯片都存在一個(gè)閾值電平，就是電路剛剛勉強(qiáng)能翻轉(zhuǎn)動(dòng)作時(shí)的電平。它是一個(gè)界于Vil、Vih之間的電壓值，對于CMOS電路的閾值電平，基本上是二分之一的電源電壓值，但要保證穩(wěn)定的輸出，則必須要求輸入高電平>Vih，輸入低電平<Vil，而如果輸入電平在閾值上下，也就是Vil～Vih這個(gè)區(qū)域，電路的輸出會(huì)處于不穩(wěn)定狀態(tài)。對于一般的邏輯電平，以上參數(shù)的關(guān)系如下：

Voh>Vih>Vt>Vil>Vol。

第四頁，共四十四頁，編輯于2023年，星期五一、邏輯電平簡介6：Ioh：邏輯門輸出為高電平時(shí)的負(fù)載電流（為拉電流）。7：Iol：邏輯門輸出為低電平時(shí)的負(fù)載電流（為灌電流）。8：Iih：邏輯門輸入為高電平時(shí)的電流（為灌電流）。9：Iil：邏輯門輸入為低電平時(shí)的電流（為拉電流）。

門電路輸出極在集成單元內(nèi)不接負(fù)載電阻而直接引出作為輸出端，這種形式的門稱為開路門。開路的TTL、CMOS、ECL門分別稱為集電極開路（OC）、漏極開路（OD）、發(fā)射極開路（OE），使用時(shí)應(yīng)審查是否接上拉電阻（OC、OD門）或下拉電阻（OE門），以及電阻阻值是否合適。對于集電極開路（OC）門，其上拉電阻阻值RL應(yīng)滿足下面條件：

（1）：RL<（VCC－Voh）/（n*Ioh＋m*Iih）拉電流盡可能大

（2）：RL>（VCC－Vol）/（Iol＋m*Iil）灌電流盡可能小其中n：線與的開路門數(shù)；m：被驅(qū)動(dòng)的輸入端數(shù)。第五頁，共四十四頁，編輯于2023年，星期五一、邏輯電平簡介第六頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法1.為什么要進(jìn)行邏輯電平匹配?

TTL、CMOS、ECL等輸入、輸出電平標(biāo)準(zhǔn)不一致，同時(shí)采用上述多種器件互連時(shí)，為了使前級輸出的邏輯0和1能被后級安全、可靠地識(shí)別，應(yīng)考慮電平之間的轉(zhuǎn)換問題。另一方面各種器件所需的輸入電流、輸出驅(qū)動(dòng)電流不同，為了驅(qū)動(dòng)大電流器件、遠(yuǎn)距離傳輸、同時(shí)驅(qū)動(dòng)多個(gè)器件，都需要審查電流驅(qū)動(dòng)能力：輸出電流應(yīng)大于負(fù)載所需輸入電流。第七頁，共四十四頁，編輯于2023年，星期五一、邏輯電平簡介2.進(jìn)行邏輯電平匹配所要遵循的原則

1.電平關(guān)系，驅(qū)動(dòng)器件的輸出電壓必須處在負(fù)載器件所要求的輸入電壓范圍，包括高、低電壓值。2.驅(qū)動(dòng)能力，驅(qū)動(dòng)器件必須能對負(fù)載器件提供灌電流最大值。驅(qū)動(dòng)器件必須對負(fù)載器件提供足夠大的拉電流。3.時(shí)延特性，在高速信號(hào)進(jìn)行邏輯電平轉(zhuǎn)換時(shí)，會(huì)帶來較大的延時(shí)，設(shè)計(jì)時(shí)一定要充分考慮其容限。4.選用電平轉(zhuǎn)換邏輯芯片時(shí)應(yīng)慎重考慮，反復(fù)對比。通常邏輯電平轉(zhuǎn)換芯片為通用轉(zhuǎn)換芯片，可靠性高，設(shè)計(jì)方便，簡化了電路，但對于具體的設(shè)計(jì)電路一定要考慮以上三種情況，合理選用。5.應(yīng)保證合格的噪聲容限（Vohmin－Vihmin≥0.4V，Vilmax－Volmax≥0.4V)，并且輸出電壓不超過輸入電壓允許范圍。6.對上升/下降時(shí)間的影響。應(yīng)保證Tplh和Tphl滿足電路時(shí)序關(guān)系的要求和EMC的要求。7.對電壓過沖的影響。過沖不應(yīng)超出器件允許電壓絕對最大值，否則有可能導(dǎo)致器件損壞。其中條件1，屬于門電路電壓兼容性的問題，條件2屬于扇出數(shù)的問題。前級輸出電壓后級輸入電壓后級輸入電壓前級輸出電壓第八頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法3.TTL、CMOS器件互連的方法第九頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法3.3V的邏輯電平標(biāo)準(zhǔn)如前面所述有三種（LVTTL、LVCOMS以及3.3V邏輯電平標(biāo)準(zhǔn)），但是實(shí)際的.3VTTL/CMOS邏輯器件的輸入電平參數(shù)一般都使用LVTTL或3.3V邏輯電平標(biāo)準(zhǔn)（一般很少使用LVCMOS輸入電平），輸出電平參數(shù)在小電流負(fù)載時(shí)高低電平可分別接近電源電壓和地電平（類似LVCMOS輸出電平），在大電流負(fù)載時(shí)輸出電平參數(shù)則接近LVTTL電平參數(shù)，所以輸出電平參數(shù)也可歸入3.3V邏輯電平。

總之在下面討論邏輯電平的互連時(shí)，對3.3VTTL/CMOS的邏輯電平，我們就指的3.3V邏輯電平或LVTTL邏輯電平。常用的TTL和CMOS邏輯電平分類有：5VTTL、5VCMOS、3.3VTTL/CMOS、3.3V/5VTol.、和OC/OD門。其中：3.3V/5VTol.是指輸入是3.3V邏輯電平，但可以忍受5V電壓的信號(hào)輸入。3.3VTTL/CMOS邏輯電平表示不能輸入5V信號(hào)的邏輯電平，否則會(huì)出問題。

注意某些5V的CMOS邏輯器件，它也可以工作于3.3V的電壓，但它與真正的3.3V器件（是LVTTL邏輯電平）不同，比如其VIH是2.31V（＝0.7×3.3V，工作于3.3V）（其實(shí)是LVCMOS邏輯輸入電平），而不是2.0V，因而與真正的3.3V器件互連時(shí)工作不太可靠，使用時(shí)要特別注意，在設(shè)計(jì)時(shí)最好不要采用這類工作方式。值得注意的是有些器件有單獨(dú)的輸入或輸出電壓管腳，此管腳接3.3V的電壓時(shí)，器件的輸入或輸出邏輯電平為3.3V的邏輯電平信號(hào)，而當(dāng)它接5V電壓時(shí)，輸入或輸出的邏輯電平為5V的邏輯電平信號(hào)，此時(shí)應(yīng)該按該管腳上接的電壓的值來確定輸入和輸出的邏輯電平屬于哪種分類。由此得到以下邏輯電平匹配表格：第十頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法第十一頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法一般對于高邏輯電平驅(qū)動(dòng)低邏輯電平的情況如簡單處理可以通過串接10－1K歐的電阻來實(shí)現(xiàn)，具體阻值可以通過試驗(yàn)確定，如為可靠起見，可參考后面推薦的接法。從前一頁表格可看出：OC/OD輸出加上拉電阻可以驅(qū)動(dòng)所有邏輯電平5VTTL和3.3V/5VTol.可以被所有邏輯電平驅(qū)動(dòng)所以如果可編程邏輯器件有富裕的管腳，優(yōu)先使用其OC/OD輸出加上拉電阻實(shí)現(xiàn)邏輯電平轉(zhuǎn)換；其次才用以下專門的邏輯器件轉(zhuǎn)換。對于其他的不能直接互連的邏輯電平，可用下列邏輯器件進(jìn)行處理：TI的AHCT系列器件為5VTTL輸入、5VCMOS輸出。TI的LVC/LVT系列器件為TTL/CMOS邏輯電平輸入、3.3VTTL（LVTTL）輸出，也可以用雙軌器件替代。注意：不是所有的LVC/LVT系列器件都能夠運(yùn)行5VTTL/CMOS輸入，一般只有帶后綴A的和LVCH/LVTH系列的可以，具體可以參考其器件手冊。第十二頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法5VTTL門作驅(qū)動(dòng)源·驅(qū)動(dòng)3.3VTTL/CMOS通過LVC/LVT系列器件（為TTL/CMOS邏輯電平輸入，LVTTL邏輯電平輸出）進(jìn)行轉(zhuǎn)換?！を?qū)動(dòng)5VCMOS上拉5V電阻，或使用AHCT系列器件（為5VTTL輸入、5VCMOS輸出）進(jìn)行轉(zhuǎn)換。3.3VTTL/CMOS門作驅(qū)動(dòng)源·驅(qū)動(dòng)5VCMOS使用AHCT系列器件（為5VTTL輸入、5VCMOS輸出）進(jìn)行轉(zhuǎn)換（3.3VTTL電平（LVTTL）與5VTTL電平可以互連）。5VCMOS門作驅(qū)動(dòng)源·驅(qū)動(dòng)3.3VTTL/CMOS通過LVC/LVT器件（輸入是TTL/CMOS邏輯電平，輸出是LVTTL邏輯電平）進(jìn)行轉(zhuǎn)換。第十三頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法2.5VCMOS邏輯電平的互連

隨著芯片技術(shù)的發(fā)展，未來使用2.5V電壓的芯片和邏輯器件也會(huì)越來越多，這里簡單談一下2.5V邏輯電平與其他電平的互連，主要是談一下2.5V邏輯電平與3.3V邏輯電平的互連。（注意：對于某些芯片，由于采用了優(yōu)化設(shè)計(jì)，它的2.5V管腳的邏輯電平可以和3.3V的邏輯電平互連，此時(shí)就不需要再進(jìn)行邏輯電平的轉(zhuǎn)換了。）

1)3.3VTTL/CMOS邏輯電平驅(qū)動(dòng)2.5VCMOS邏輯電平2.5V的邏輯器件有LV、LVC、AVC、ALVT、ALVC等系列，其中前面四種系列器件工作在2.5V時(shí)可以容忍3.3V的電平信號(hào)輸入，而ALVC不行，所以可以使用LV、LVC、AVC、ALVT系列器件來進(jìn)行3.3VTTL/CMOS邏輯電平到2.5VCMOS邏輯電平的轉(zhuǎn)換。

2)2.5VCMOS邏輯電平驅(qū)動(dòng)3.3VTTL/CMOS邏輯電平2.5VCMOS邏輯電平的VOH為2.0V，而3.3VTTL/CMOS的邏輯電平的VIH也為2.0V，所以直接互連的話可能會(huì)出問題（除非3.3V的芯片本身的VIH參數(shù)明確降低了）。此時(shí)可以使用雙軌器件SN74LVCC3245A來進(jìn)行2.5V邏輯電平到3.3V邏輯電平的轉(zhuǎn)換。第十四頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法4.差分器件互連的方法——CML、PECL及LVDS間的互相連接接口介紹：CML接口a.輸出結(jié)構(gòu)b.輸入結(jié)構(gòu)PECL接口a.輸出結(jié)構(gòu)b.輸入結(jié)構(gòu)LVDS接口a.輸出結(jié)構(gòu)b.輸入結(jié)構(gòu)接口內(nèi)連接:CML——CMLPECL——PECLLVDS——LVDS

直流耦合情況交流耦合情況接口間連接:LVPECL——CMLLVPECL——LVDSCML——LVDS

直流耦合情況直流耦合情況直流耦合情況交流耦合情況交流耦合情況交流耦合情況CML——LVPELLVDSL——VPECLLVDS——CML

直流耦合情況直流耦合情況直流耦合情況交流耦合情況交流耦合情況交流耦合情況第十五頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法1.CML接口

CML是所有高速數(shù)據(jù)接口形式中最簡單的一種，它的輸入與輸出是匹配好的，從而減少了外圍器件，也更適合于在高的頻段工作。它所提供的信號(hào)擺幅較小，從而功耗更低。表格2以MAX3831、MAX3832為例列出了CML器件的輸入輸出技術(shù)參數(shù)

第十六頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法1.1.CML接口輸出結(jié)構(gòu)

CML接口的輸出電路形式是一個(gè)差分對，該差分對的集電極電阻為50Ω，如圖3中所示，輸出信號(hào)的高低電平切換是靠共發(fā)射極差分對的開關(guān)控制的，差分對的發(fā)射極到地的恒流源典型值為16mA，假定CML輸出負(fù)載為一50Ω上拉電阻，則單端CML輸出信號(hào)的擺幅為Vcc~Vcc-0.4V。在這種情況下，差分輸出信號(hào)擺幅為800mV，共模電壓為Vcc-0.2V。若CML輸出采用交流耦合至50Ω負(fù)載，這時(shí)的直流阻抗有集電極電阻決定，為50Ω，CML輸出共模電壓變?yōu)閂cc-0.4V，差分信號(hào)擺幅仍為800mV。在交流和直流耦合情況下輸出波形見圖4。第十七頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法1.2.CML接口輸入結(jié)構(gòu)

CML輸入結(jié)構(gòu)有幾個(gè)重要特點(diǎn)，這也使它在高速數(shù)據(jù)傳輸中成為常用的方式，如圖5所示，MAXIM公司的CML輸入阻抗為50Ω，容易使用。輸入晶體管作為射隨器，后面驅(qū)動(dòng)一差分放大器。第十八頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法2.PECL接口

PEL是有ECL標(biāo)準(zhǔn)發(fā)展而來，在PECL電路中省去了負(fù)電源，較ECL電路更方便使用。PECL信號(hào)的擺幅相對ECL要小，這使得該邏輯更適合于高速數(shù)據(jù)的串性或并行連接。表格1中給出了MAXIM公司PECL接口輸入輸出的具體電氣指標(biāo)。

第十九頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法2.1.PECL接口輸出結(jié)構(gòu)

PECL電路的輸出結(jié)構(gòu)如圖1所示，包含一個(gè)差分對和一對射隨器。輸出射隨器工作在正電源范圍內(nèi)，其電流始終存在，這樣有利于提高開關(guān)速度。標(biāo)準(zhǔn)的輸出負(fù)載是接50Ω至VCC-2V的電平上，如圖1中所示，在這種負(fù)載條件下，OUT+與OUT-的靜態(tài)電平典型值為VCC-1.3V，OUT+與OUT-輸出電流為14mA。PECL結(jié)構(gòu)的輸出阻抗很低，典型值為4~5Ω，這表明它有很強(qiáng)的驅(qū)動(dòng)能力，但當(dāng)負(fù)載與PECL的輸出端之間有一段傳輸線時(shí)，低的阻抗造成的失配將導(dǎo)致信號(hào)時(shí)域波形的振鈴現(xiàn)象。第二十頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法2.2.PECL接口輸入結(jié)構(gòu)

PECL輸入結(jié)構(gòu)如圖2所示，它是一個(gè)具有高輸入阻抗的差分對。該差分對共模輸入電壓需偏置到VCC-1.3V，這樣允許的輸入信號(hào)電平動(dòng)態(tài)最大。MAXIM公司的PECL接口有兩種形式的輸入結(jié)構(gòu)，一種是在芯片上已加有偏置電路，如MAX3867、MAX3675，另一種則需要外加直流偏置。第二十一頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法3.LVDS接口

LVDS用于低壓差分信號(hào)點(diǎn)到點(diǎn)的傳輸，該方式有三大優(yōu)點(diǎn)，從而使得它更具有吸引力。

A)LVDS傳輸?shù)男盘?hào)擺幅小，從而功耗低，一般差分線上電流不超過4mA，負(fù)載阻抗為100Ω。這一特征使它適合做并行數(shù)據(jù)傳輸。B)LVDS信號(hào)擺幅小，從而使得該結(jié)構(gòu)可以在2.4V的低電壓下工作。C)LVDS輸入單端信號(hào)電壓可以從0V到2.4V變化，單端信號(hào)擺幅為400mV，這樣允許輸入共模電壓從0.2V到2.2V范圍內(nèi)變化，也就是說LVDS允許收發(fā)兩端地電勢有±1V的落差。第二十二頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法表格3.LVDS輸入與輸出參數(shù)第二十三頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法3.1.LVDS接口輸出結(jié)構(gòu)

MAXIM公司LVDS輸出結(jié)構(gòu)在低功耗和速度方面做了優(yōu)化，電路如圖6所示。電路差分輸

出阻抗為100Ω，表三列出了其他一些指標(biāo)。

第二十四頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法3.2.LVDS接口輸入結(jié)構(gòu)

LVDS輸入結(jié)構(gòu)如圖7所示，輸入差分阻抗為100Ω，為適應(yīng)共模電壓寬范圍內(nèi)的變化，輸入級還包括一個(gè)自動(dòng)電平調(diào)整電路，該電路將共模電壓調(diào)整為一固定值，該電路后面是一個(gè)SCHMITT觸發(fā)器。SCHMITT觸發(fā)器為防止不穩(wěn)定，設(shè)計(jì)有一定的回滯特性，SCHIMTT后級是差分放大器。

第二十五頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法4.接口的連接

4.1.CML到CML的連接

CML到CML之間連接分兩種情況，當(dāng)收發(fā)兩端的器件使用相同的電源時(shí)，CML到CML可以采用直流耦合方式，這時(shí)不需加任何器件；當(dāng)收發(fā)兩端器件采用不同電源時(shí)，一般要考慮交流耦合，如圖8中所示，注意這時(shí)選用的耦合電容要足夠大，以避免在較長連0或連1情況出現(xiàn)時(shí)，接收端差分電壓變小。第二十六頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法4.2.PECL到PECL的連接PECL到PECL的連接分直流耦合和交流耦合兩種形式，下面分別介紹：

4.2.1.直流耦合情況

PECL負(fù)載一般考慮是通過50Ω接到Vcc-2V的電源上（此時(shí)也正好滿足輸入端經(jīng)50Ω到Vcc-1.3V

），一般該電源是不存在的，因此通常的做法是利用電阻分壓網(wǎng)絡(luò)做等效電路，如圖9中所示，該等效電路應(yīng)滿足如下方程：

解方程組，得到：第二十七頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法在3.3V供電時(shí)，電阻按5%的精度選取，R1為130Ω，R2為82Ω。而在5V供電時(shí)，R1為82Ω，R2為130Ω(125Ω)。

這種等效電路同時(shí)提供50Ω(上圖兩個(gè)電阻的并聯(lián)值)的交流阻抗以匹配傳輸線。然而并沒有規(guī)定，PECL的輸出阻抗要和傳輸線特征阻抗匹配。圖10給出了這兩種供電情況時(shí)的詳細(xì)電路。

第二十八頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法4.2.2.交流耦合情況

PECL在交流耦合輸出到50Ω的終端負(fù)載時(shí)，要考慮PECL的輸出端加一直流偏置電阻。如圖11所示PECL的輸出共模電壓需固定在Vcc-1.3V，在選擇直流偏置電阻時(shí)僅需該電阻能夠提供14mA到地的通路，這樣R1=（Vcc-1.3V）/14mA。在3.3V供電時(shí)，R1=142Ω，5V供電時(shí)，R1=270Ω。然而這種方式給出的交流負(fù)載阻抗低于50Ω，在實(shí)際應(yīng)用中，3.3V供電時(shí)，R1可以從142Ω到200Ω之間選取，5V供電時(shí)，R1可以從270Ω到350Ω之間選取，原則是讓輸出波形達(dá)到最佳。第二十九頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法PECL交流耦合另外有兩種改進(jìn)結(jié)構(gòu)，一種是在信號(hào)通路上串接一個(gè)電阻，從而可以增大交流負(fù)載阻抗使之接近50Ω；另一種方式是在直流偏置通道上串接電感，以減少該偏置通道影響交流阻抗。

圖11中R3和R2的選擇應(yīng)考慮如下幾點(diǎn)：（1）PECL輸入直流偏壓應(yīng)固定在Vcc-1.3V；（2）輸入阻抗應(yīng)等于傳輸線阻抗；（3）低功耗；（4）外圍器件少。最常用的就是圖11中的兩種。在圖11（a）中，R1和R2的選擇應(yīng)滿足下面方程組：

圖11（a）有一個(gè)缺點(diǎn)就是它的功耗較大，當(dāng)對功耗有要求時(shí)，可以采用圖11（b）所示的結(jié)構(gòu)，在這種情況下，R2和R3需滿足如下方程組：求解得到：R2和R3通常選：第三十頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法4.3.LVDS到LVDS的連接

因?yàn)長VDS的輸入與輸出都是內(nèi)匹配的，所以LVDS間的連接可以如圖12中那樣直接連接。

第三十一頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法5.LVDS，PECL，CML間的互連

在下面的討論中，PECL按3.3V供電考慮，即LVPECL情況。

5.1.LVPECL到CML的連接

5.1.1.交流耦合情況

LVDS到CML的一種連接方式就是交流耦合方式，如圖13所示。在LVPECL的兩個(gè)輸出端各加一個(gè)到地的偏置電阻，電阻值選取范圍可以從142Ω到200Ω。如果LVPECL的輸出信號(hào)擺幅大于CML的接收范圍，可以在信號(hào)通道上串一個(gè)25Ω的電阻，這時(shí)CML輸入端的電壓擺幅變?yōu)樵瓉淼?.67倍。

（LVPECL輸出擺幅600-1000mV,CML輸入擺幅400-1000mV）

第三十二頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法5.1.2.直流耦合情況

在LVPECL到CML的直流耦合連接方式中需要一個(gè)電平轉(zhuǎn)換網(wǎng)絡(luò)，如圖14中所示。該電平轉(zhuǎn)換網(wǎng)絡(luò)的作用是匹配LVPECL的輸出與CML的輸入共模電壓。一般要求該電平轉(zhuǎn)換網(wǎng)絡(luò)引入的損耗要小，以保證LVPECL的輸出經(jīng)過衰減后仍能滿足CML輸入靈敏度的要求；另外還要求自LVPECL端看到的負(fù)載阻抗近似為50Ω。下面以LVPECL驅(qū)動(dòng)MAX3875的CML輸入為例說明該電平轉(zhuǎn)換網(wǎng)絡(luò)。

下面是該電阻網(wǎng)絡(luò)必須滿足的方程1.3第三十三頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法當(dāng)Vcc=3.3V時(shí)，求解上面的方程組，得到R1=182

，R2=82.5

，R3=290

，VA=1.35V，VB=3.11V，增益=0.147，ZIN=49

。把LVPECL輸出與MAX3875輸入連接好，實(shí)測得：VA=2.0V，VB=3.13V。(注：假定LVPECL的最小差分輸出擺幅為1200mV，而MAX3875的輸入靈敏度為50mV，這樣電阻網(wǎng)絡(luò)的最小增益必須大于50mV/400mV=0.125。)LVPECL到MAX3875的直流耦合結(jié)構(gòu)如圖15所示，對于其它的CML輸入，最小共模電壓和靈敏度可能不同，可根據(jù)上面的考慮計(jì)算所需的電阻值。第三十四頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法5.2.CML到LVPECL的連接

圖16給出了CML到LVPECL三種交流耦合解決方案。第三十五頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法5.3.LVPECL到LVDS的連接

5.3.1直流耦合情況

LVPECL到LVDS的直流耦合結(jié)構(gòu)需要一個(gè)電阻網(wǎng)絡(luò)，如圖17中所示，設(shè)計(jì)該網(wǎng)絡(luò)時(shí)有這樣幾點(diǎn)必須考慮：首先，我們知道當(dāng)負(fù)載是50Ω接到Vcc-2V時(shí)，LVPECL的輸出性能是最優(yōu)的，因此我們考慮該電阻網(wǎng)絡(luò)應(yīng)該與最優(yōu)負(fù)載等效；然后我們還要考慮該電阻網(wǎng)絡(luò)引入的衰減不應(yīng)太大，LVPECL輸出信號(hào)經(jīng)衰減后仍能落在LVDS的有效輸入范圍內(nèi)。注意LVDS的輸入差分阻抗為100Ω，或者每個(gè)單端到虛擬地為50Ω，該阻抗不提供直流通路，這里意味著LVDS輸入交流阻抗與直流阻抗不等。LVPECL到LVDS的直流耦合所需的電阻網(wǎng)絡(luò)需滿足下面方程組：第三十六頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法5.3.2交流耦合情況

LVPECL到LVDS的交流耦合結(jié)構(gòu)如圖18所示，LVPECL的輸出端到地需加直流偏置電阻（142Ω到200Ω），同時(shí)信號(hào)通道上一定要串接50Ω電阻，以提供一定衰減。LVDS的輸入端到地需加5KΩ電阻，以提供共模偏置?？紤]VCC=+3.3V情況，解上面的方程組得到：R1=182

，R2=47.5

，R3=47.5

，VA=1.13V，RAC=51.5

，RDC=62.4

，增益=0.337。通過該終端網(wǎng)絡(luò)連接LVPECL輸出與LVDS輸入時(shí)，實(shí)測得VA=2.1V，VB=1.06V。假定LVPECL差分最小輸出電壓為930mV，在LVDS的輸入端可達(dá)到313mV，能夠滿足LVDS輸入靈敏度要求?？紤]信號(hào)較大時(shí)，如果LVPECL的最大輸出為1.9V，LVDS的最大輸入電壓則為640mV，同樣可以滿足LVDS輸入指標(biāo)要求。(LVPECL擺幅600-1000mV，LVDS250-400mV）第三十七頁，共四十四頁，編輯于2023年，星期五二、邏輯電平匹配方法5.4.LVDS到LVPECL的連接

5.4.1.直流耦合情況

LVDS到LVPECL的直流耦合結(jié)構(gòu)中需要加一個(gè)電阻網(wǎng)絡(luò)，如圖19所示，該電阻網(wǎng)絡(luò)完成直流電平的轉(zhuǎn)換。LVDS輸出電平為1.2V，LVPECL的輸入電平為Vcc-1.3V。LVDS的輸出是以地為基準(zhǔn)，而LVPECL的輸入是以電源為基準(zhǔn)，這要求考慮電阻網(wǎng)絡(luò)時(shí)應(yīng)注意LVDS的輸出電位不應(yīng)