第八章集成電路的測(cè)試與可測(cè)性設(shè)計(jì)

第八章集成電路的測(cè)試與可測(cè)性設(shè)計(jì)第一頁，共五十二頁，編輯于2023年，星期四第一部分理論課第一章緒言1．1集成電路的發(fā)展1．2集成電路分類1．3集成電路設(shè)計(jì)第二章MOS晶體管2．1MOS晶體管結(jié)構(gòu)2．2MOS晶體管工作原理2．3MOS晶體管的電流電壓關(guān)系2．4MOS晶體管主要特性參數(shù)2．5MOS晶體管的SPICE模型第三章MOS管反相器3．1引言3．2NMOS管反相器3．3CMOS反相器3．4動(dòng)態(tài)反相器3．5延遲3．6功耗第二頁，共五十二頁，編輯于2023年，星期四第四章半導(dǎo)體集成電路基本加工工藝與設(shè)計(jì)規(guī)則4.1引言4.2集成電路基本加工工藝4.3CMOS工藝流程4.4設(shè)計(jì)規(guī)則4.5CMOS反相器的閂鎖效應(yīng)4.6版圖設(shè)計(jì)第五章MOS管數(shù)字集成電路基本邏輯單元設(shè)計(jì)5.1NMOS管邏輯電路5.2靜態(tài)CMOS邏輯電路5.3MOS管改進(jìn)型邏輯電路5.4MOS管傳輸邏輯電路5.5觸發(fā)器5.6移位寄存器5.7輸入輸出（I/O）單元第三頁，共五十二頁，編輯于2023年，星期四第六章MOS管數(shù)字集成電路子系統(tǒng)設(shè)計(jì)6.1引言6.2加法器6.3乘法器6.4存儲(chǔ)器6.5PLA第七章MOS管模擬集成電路設(shè)計(jì)基礎(chǔ)7.1引言7.2MOS管模擬集成電路中的基本元器件7.3MOS模擬集成電路基本單元7.4MOS管模擬集成電路版圖設(shè)計(jì)第八章集成電路的測(cè)試與可測(cè)性設(shè)計(jì)8.1引言8.2模擬集成電路測(cè)試8.3數(shù)字集成電路測(cè)試8.4數(shù)字集成電路的可測(cè)性測(cè)試第四頁，共五十二頁，編輯于2023年，星期四第二部分實(shí)驗(yàn)課1、數(shù)字集成電路（1）不同負(fù)載反相器的仿真比較；（2）靜態(tài)CMOS邏輯門電路仿真分析；（3）設(shè)計(jì)CMOS反相器版圖；（4）設(shè)計(jì)D觸發(fā)器及其版圖；（5）設(shè)計(jì)模16的計(jì)數(shù)器及其版圖（可選）。2、模擬集成電路設(shè)計(jì)一個(gè)MOS放大電路（可選）。第五頁，共五十二頁，編輯于2023年，星期四章次題目教學(xué)時(shí)數(shù)第一章緒言2學(xué)時(shí)第二章MOS晶體管4學(xué)時(shí)第三章MOS管反相器6學(xué)時(shí)第四章半導(dǎo)體集成電路基本加工工藝與設(shè)計(jì)規(guī)則6學(xué)時(shí)第五章MOS管數(shù)字集成電路基本邏輯單元設(shè)計(jì)4學(xué)時(shí)第六章MOS管數(shù)字集成電路子系統(tǒng)設(shè)計(jì)4學(xué)時(shí)第七章MOS管模擬集成電路設(shè)計(jì)基礎(chǔ)6學(xué)時(shí)第八章集成電路的測(cè)試與可測(cè)性設(shè)計(jì)4學(xué)時(shí)總計(jì)36學(xué)時(shí)教學(xué)進(jìn)度表第六頁，共五十二頁，編輯于2023年，星期四參考文獻(xiàn)[1]王志功，景為平，孫玲.集成電路設(shè)計(jì)技術(shù)與工具.南京：東南大學(xué)出版社，2007年7月（國家級(jí)規(guī)劃教材）.[2]（美）R.JacobBaker,HarryW.Li,DavidE.Boyce.CMOSCircuitDesign,LayoutandSimulation.北京：機(jī)械工業(yè)出版社，2006.[3]陳中建主譯.CMOS電路設(shè)計(jì)、布局與仿真.北京：機(jī)械工業(yè)出版社，2006.[4]（美）WayneWolf.ModernVLSIDesignSystemonSilicon.北京：科學(xué)出版社，2002.[5]朱正涌.半導(dǎo)體集成電路.北京：清華大學(xué)出版社，2001.[6]王志功，沈永朝.《集成電路設(shè)計(jì)基礎(chǔ)》電子工業(yè)出版社，2004年5月（21世紀(jì)高等學(xué)校電子信息類教材）.第七頁，共五十二頁，編輯于2023年，星期四測(cè)試的意義測(cè)試的意義在于可以直觀地檢查設(shè)計(jì)的具體電路是否能像設(shè)計(jì)者要求的那樣正確的工作。測(cè)試的另一個(gè)目的是希望通過測(cè)試確定電路失效的原因以及失效所發(fā)生的具體部位，以便改進(jìn)設(shè)計(jì)和修正錯(cuò)誤。集成電路是一種復(fù)雜的功能器件，在開發(fā)和生產(chǎn)過程中出現(xiàn)一些錯(cuò)誤和缺陷是不可避免的。測(cè)試的主要目的就是在生產(chǎn)中將合格的芯片與不合格的芯片區(qū)分開，保證產(chǎn)品的質(zhì)量與可靠性。此外需要通過測(cè)試對(duì)產(chǎn)品的質(zhì)量與可靠性加以監(jiān)控。第八章集成電路可測(cè)性設(shè)計(jì)

8.1引言第八頁，共五十二頁，編輯于2023年，星期四傳統(tǒng)的數(shù)字電路（芯片、電路板及系統(tǒng)）的邏輯設(shè)計(jì)與測(cè)試是分開進(jìn)行的，即先設(shè)計(jì)，后測(cè)試，設(shè)計(jì)階段不考慮測(cè)試問題。然而，隨著數(shù)字電路的日益復(fù)雜，特別是VLSI電路密度的日益增加，數(shù)字電路的測(cè)試問題日趨尖銳，測(cè)試時(shí)間和測(cè)試費(fèi)用日趨提高，甚至達(dá)到無法測(cè)試的地步，影響了微電子技術(shù)的進(jìn)一步發(fā)展。為了有效開發(fā)電路，降低電路測(cè)試費(fèi)用，數(shù)字電路必須設(shè)計(jì)成可測(cè)試的。這就要求在電路設(shè)計(jì)階段考慮測(cè)試問題，或者說必須進(jìn)行數(shù)字電路的可測(cè)試性設(shè)計(jì)。隨著微電子技術(shù)和數(shù)字技術(shù)的飛速發(fā)展，數(shù)字電路的可測(cè)試性技術(shù)近幾年來越來越引起電路設(shè)計(jì)者的重視，這門技術(shù)本身也得到了迅速發(fā)展。第九頁，共五十二頁，編輯于2023年，星期四根據(jù)集成電路產(chǎn)品生產(chǎn)所處的不同階段與不同目的，測(cè)試大致可以分為3種類型：①在產(chǎn)品的研發(fā)階段，為了檢測(cè)設(shè)計(jì)錯(cuò)誤而進(jìn)行的測(cè)試(設(shè)計(jì)錯(cuò)誤測(cè)試)；②在芯片生產(chǎn)階段，為了檢測(cè)產(chǎn)品是否具有正確的邏輯操作和正確的功能而進(jìn)行的測(cè)試(功能測(cè)試)；③在產(chǎn)品出廠前，為了保證產(chǎn)品的質(zhì)量與可靠性，需要進(jìn)行的各種測(cè)試(產(chǎn)品測(cè)試)。第十頁，共五十二頁，編輯于2023年，星期四進(jìn)行集成電路測(cè)試需要有專門的測(cè)試儀器，通常這些測(cè)試儀器是非常昂貴的，測(cè)試的實(shí)現(xiàn)難度與測(cè)試時(shí)間決定了測(cè)試的費(fèi)用。如何經(jīng)濟(jì)有效地進(jìn)行測(cè)試也是集成電路設(shè)計(jì)者的責(zé)任。集成電路設(shè)計(jì)者應(yīng)該負(fù)責(zé)設(shè)計(jì)錯(cuò)誤測(cè)試與功能測(cè)試整體方案的制訂，包括精確定義測(cè)試方案，設(shè)計(jì)測(cè)試電路和生成相應(yīng)的測(cè)試向量。設(shè)計(jì)錯(cuò)誤測(cè)試當(dāng)一個(gè)新的電路設(shè)計(jì)完成并第一次投片制造后，設(shè)計(jì)者最想知道的就是電路設(shè)計(jì)本身是否存在錯(cuò)誤。第十一頁，共五十二頁，編輯于2023年，星期四設(shè)計(jì)錯(cuò)誤測(cè)試的主要目的是發(fā)現(xiàn)并定位設(shè)計(jì)錯(cuò)誤，從而達(dá)到修改設(shè)計(jì)最終消除設(shè)計(jì)錯(cuò)誤的目的。設(shè)計(jì)錯(cuò)誤的主要特點(diǎn)是同一設(shè)計(jì)在制造后的所有芯片中都存在同樣的錯(cuò)誤，這是區(qū)分設(shè)計(jì)錯(cuò)誤與制造缺陷的主要依據(jù)。在輸入測(cè)試向量后，從輸出的錯(cuò)誤類型可以大致定位設(shè)計(jì)錯(cuò)誤，但還需要花很大的努力才能精確地確定錯(cuò)誤發(fā)生的位置。某些情況下，為修改設(shè)計(jì)錯(cuò)誤而反復(fù)設(shè)計(jì)與制造的代價(jià)(時(shí)間與費(fèi)用)幾乎與初始設(shè)計(jì)一樣大。因此，一方面設(shè)計(jì)者在設(shè)計(jì)階段應(yīng)認(rèn)真做好仿真模擬工作，確保設(shè)計(jì)一次成功；另一方面，在設(shè)計(jì)時(shí)要考慮芯片制造后的測(cè)試問題，萬一在測(cè)試時(shí)發(fā)現(xiàn)存在設(shè)計(jì)錯(cuò)誤，要做到能盡快定位錯(cuò)誤的位置。為此，有時(shí)在第一版的設(shè)計(jì)中，增加一些測(cè)試分析用的電路與輸入輸出引腳，便于在設(shè)計(jì)出現(xiàn)錯(cuò)誤的情況下進(jìn)行分析與定位，節(jié)約設(shè)計(jì)反復(fù)所用的時(shí)間。第十二頁，共五十二頁，編輯于2023年，星期四功能測(cè)試

這里所說的功能測(cè)試主要是針對(duì)制造過程中可能引起電路功能不正確而進(jìn)行的測(cè)試。與設(shè)計(jì)錯(cuò)誤相比，這種錯(cuò)誤的出現(xiàn)具有隨機(jī)性。測(cè)試的主要目的不是定位和分析錯(cuò)誤，而是判斷芯片上是否存在錯(cuò)誤，即區(qū)分合格的芯片與不合格的芯片。第十三頁，共五十二頁，編輯于2023年，星期四功能測(cè)試的困難源于以下兩個(gè)方面：(1)一個(gè)集成電路具有復(fù)雜的功能，含有大量的晶體管；(2)電路中的內(nèi)部信號(hào)不可能引出到芯片的外面，而測(cè)試信號(hào)和測(cè)試結(jié)果只能從外部的少數(shù)管腳施加并從外部管腳進(jìn)行觀測(cè)。測(cè)試的過程就是用測(cè)試儀器將測(cè)試向量testbench(1和0組成的序列)通過探針施加到輸入管腳，同時(shí)在輸出管腳上通過探針進(jìn)行檢測(cè)，并與預(yù)期的結(jié)果進(jìn)行比較。高速的測(cè)試儀器是非常昂貴的設(shè)備，測(cè)試每個(gè)芯片所用的時(shí)間必須盡可能地縮短，以降低測(cè)試成本。第十四頁，共五十二頁，編輯于2023年，星期四功能測(cè)試是要判斷集成電路在各種可能的輸入激勵(lì)信號(hào)下是否正確工作。乍看起來將各種可能的1和0的組合加到輸入管腳就可以實(shí)現(xiàn)完整的測(cè)試。其實(shí)不然，當(dāng)電路的輸入管腳數(shù)增加到一定的程度后，比如說有一輸入管腳數(shù)為64的電路，要對(duì)它進(jìn)行徹底地測(cè)試，需要外加264次的輸入(測(cè)試向量)和進(jìn)行264次的檢測(cè)。另一方面，多數(shù)集成電路內(nèi)部還含有鎖存器、觸發(fā)器等時(shí)序電路單元，它們都有兩種狀態(tài)，若要覆蓋所有的可能性，內(nèi)部狀態(tài)的每一種組合也要進(jìn)行測(cè)試。如果一個(gè)集成電路的輸入管腳數(shù)為N，內(nèi)部含有M個(gè)雙穩(wěn)態(tài)單元(觸發(fā)器或鎖存器)，則所需要的測(cè)試向量為2N+M。第十五頁，共五十二頁，編輯于2023年，星期四8.2模擬集成電路測(cè)試方法直流工作點(diǎn)測(cè)試相當(dāng)于電路仿真中的DC分析。無論是在晶圓的裸片測(cè)試還是封裝后地模塊測(cè)試，一般而言，模擬集成電路首先要進(jìn)行直流工作點(diǎn)測(cè)試，以判斷電路的工作點(diǎn)是否正確。直流測(cè)試過程一般是在對(duì)被測(cè)件施加直流電壓源的情況下進(jìn)行的。（1）通過測(cè)量電壓源總電流，得到電路的靜態(tài)功耗，即電源電壓乘以總電流。（2）使用萬用表測(cè)量電路輸入、輸出節(jié)點(diǎn)的偏置電壓或電路中各可觀測(cè)點(diǎn)的電壓值。比較電路中各關(guān)鍵節(jié)點(diǎn)的直流工作電壓值是否與仿真電壓值一致，從而判斷電路直流工作是否正常。（3）輸入電壓掃描測(cè)試。直流工作點(diǎn)測(cè)試第十六頁，共五十二頁，編輯于2023年，星期四模擬集成電路的交流特性測(cè)試相當(dāng)于電路仿真中的AC分析，其輸入信號(hào)一般為頻率可變的正弦波；交流特性測(cè)試需要各種信號(hào)發(fā)生器或波形發(fā)生器；用來測(cè)量射頻電路的增益、帶寬、輸入反射等特性的基本測(cè)試儀則是網(wǎng)絡(luò)分析儀。交流特性測(cè)試瞬態(tài)特性測(cè)試，即時(shí)域測(cè)試，相當(dāng)于SPICE仿真中Tran分析。瞬態(tài)測(cè)試同樣需要各種信號(hào)發(fā)生器或波形發(fā)生器。瞬態(tài)特性測(cè)試第十七頁，共五十二頁，編輯于2023年，星期四模擬集成電路的頻譜測(cè)試相當(dāng)于電路仿真中的FOUR分析，通常采用頻譜分析儀進(jìn)行測(cè)試。頻譜測(cè)試用于各類大信號(hào)非線性電路的性能評(píng)估。主要用于大信號(hào)放大電路諧波分量分析，確定其非線性失真；用于混頻器和調(diào)制解調(diào)器輸出波形分析，得到各混頻器輸出頻率分量的幅度；確定其混頻增益和待濾除分量的大小；用于振蕩器分析，確定輸出信號(hào)頻譜純度。測(cè)試噪聲系數(shù)相當(dāng)于SPICE仿真軟件中的NOISE分析，通常采用噪聲分析儀進(jìn)行。主要用于低噪聲放大器和振蕩器的性能評(píng)估。頻譜與噪聲測(cè)試第十八頁，共五十二頁，編輯于2023年，星期四大規(guī)模數(shù)字集成電路測(cè)試主要包括邏輯值測(cè)試和參數(shù)值測(cè)試兩個(gè)方面。數(shù)字電路測(cè)試的研究主要集中在基于電壓測(cè)量的邏輯值測(cè)試方法的研究。電壓測(cè)試的優(yōu)點(diǎn)是速度快，識(shí)別0、1要求的精度不高。基于電壓測(cè)量的邏輯值測(cè)試方法已經(jīng)成為目前測(cè)試數(shù)字電路的主流。目前，數(shù)字集成電路的測(cè)試主要還是依靠自動(dòng)測(cè)試。自動(dòng)測(cè)試就是自動(dòng)推導(dǎo)被測(cè)電路的測(cè)試向量，自動(dòng)對(duì)被測(cè)電路的輸入加載測(cè)試激勵(lì)并回收其測(cè)試輸出的響應(yīng)，通過分析測(cè)試響應(yīng)來自動(dòng)的給出電路的故障征兆并孤立故障。8.3數(shù)字集成電路測(cè)試8.3.1概述第十九頁，共五十二頁，編輯于2023年，星期四故障模型

對(duì)于邏輯電路，當(dāng)發(fā)生實(shí)際邏輯值與預(yù)期邏輯值不相吻合時(shí)，便說明該邏輯電路出現(xiàn)了故障。如果邏輯設(shè)計(jì)正確，這種不吻合就意味著邏輯電路的信號(hào)沒有按照設(shè)計(jì)要求動(dòng)作。那么，這可能是因?yàn)殡娐分械哪骋稽c(diǎn)或某一部分出現(xiàn)了不符合設(shè)計(jì)要求的狀態(tài)，或者是出現(xiàn)了不應(yīng)有的連接(信號(hào)短路)。

節(jié)點(diǎn)狀態(tài)的錯(cuò)誤所導(dǎo)致的故障可大致分為兩大類：永久型故障和間歇故障。永久型故障主要是固定故障，是指邏輯電路中某—節(jié)點(diǎn)的邏輯值不符合設(shè)計(jì)要求或電路連接不正確，它并不隨時(shí)間的變化而變化，一直保持在某種狀態(tài)固定不變；間歇故障則是隨機(jī)出現(xiàn)的故障，電路或節(jié)點(diǎn)有時(shí)正常有時(shí)不正常。

8.3.2故障模型和測(cè)試向量生成第二十頁，共五十二頁，編輯于2023年，星期四

間歇故障的測(cè)試是非常困難的，要通過反復(fù)測(cè)試和觀察去捕捉。通常情況下，當(dāng)電路或節(jié)點(diǎn)不正常時(shí)，它的表現(xiàn)為固定故障類型，間歇故障在出現(xiàn)時(shí)，通常也是以固定故障形式表現(xiàn)。因此，對(duì)于節(jié)點(diǎn)狀態(tài)的不正確的測(cè)試可以通過對(duì)固定故障的測(cè)試實(shí)現(xiàn)，連接錯(cuò)誤的情況比較復(fù)雜，它既可能導(dǎo)致固定型故障，如信號(hào)線對(duì)電源或地短路，也可能造成邏輯關(guān)系發(fā)生變化，如某輸入與輸出短路構(gòu)成信號(hào)反饋等。開路實(shí)際上也是—種連接錯(cuò)誤，不同的是它導(dǎo)致應(yīng)連接而未連接錯(cuò)誤，它所表現(xiàn)出來的情況也是比較復(fù)雜的。由于連接錯(cuò)誤表現(xiàn)的多樣性，對(duì)于這一類因連接錯(cuò)誤而導(dǎo)致的故障的分析是比較困難的。第二十一頁，共五十二頁，編輯于2023年，星期四一個(gè)規(guī)模很小的專用集成電路(ASIC)，有可能達(dá)到N=25，M＝50，就要求有275個(gè)測(cè)試向量(近似于3.8×l022個(gè))。假如有這么多的測(cè)試向量，并以每個(gè)測(cè)試向量1μs的速率加到電路上，那測(cè)試一遍需要十億年，這顯然是不可能實(shí)現(xiàn)的。因此，必須采用一種完全不同的測(cè)試方法。常用的一種方法是用精簡的測(cè)試向量集。通常一個(gè)有故障的電路對(duì)大多數(shù)可能的輸入測(cè)試向量仍會(huì)給出正確的輸出，故障僅僅是對(duì)一些特別的輸入測(cè)試向量才顯露出來。因此，我們可以設(shè)計(jì)一個(gè)測(cè)試向量序列，使得電路的輸出在輸入這一測(cè)試向量序列后與預(yù)期值不一樣，從而發(fā)現(xiàn)制造造成的故障。要做到這一點(diǎn)，需要知道數(shù)字電路中有哪些可能的故障。下面簡單介紹一下通常的故障模型。第二十二頁，共五十二頁，編輯于2023年，星期四1、固定故障

對(duì)于一個(gè)集成電路來說，盡管物理上會(huì)有很多類型的故障發(fā)生，但這些故障反映在數(shù)字電平上就是沒有按照預(yù)期從1變?yōu)?或從0變?yōu)?。這叫做固定值故障(stuck-at-fault)模型。即用一個(gè)固定0(s-a-0)或固定1(s-a-1)來模仿一個(gè)故障門的輸入。如有—個(gè)邏輯門，其輸出由于工藝上的某種原因，造成電平始終固定為1狀態(tài)，它不隨輸入端的信號(hào)變化而改變，這就稱為具有固定1故障。如輸出始終處于邏輯0狀態(tài)，就是具有固定0故障。固定值故障可能在一塊集成電路中的任何一個(gè)節(jié)點(diǎn)發(fā)生。如果集成電路中有n個(gè)節(jié)點(diǎn)，就有2n個(gè)可能的故障(每個(gè)節(jié)點(diǎn)有可能固定0或固定1)，設(shè)計(jì)者應(yīng)生成一個(gè)相對(duì)短的測(cè)試向量集，盡可能多地顯示出這些故障。第二十三頁，共五十二頁，編輯于2023年，星期四輸出故障如右圖所示，在輸出端存在一個(gè)s-a-1故障(通常表示為out：s-a-1)。這個(gè)故障對(duì)于7組輸入000，011，101，110，001，010，100狀態(tài)所對(duì)應(yīng)的邏輯沒有影響，因?yàn)楣收现蹬c正確值是相同的，如圖(a)所示；這個(gè)故障只有在輸入為111時(shí)，才將表現(xiàn)出故障狀態(tài)，如圖(b)所示。反過來，如果存在out：s-1-0故障，則前7組輸入不能正確輸出1信號(hào)，如圖(c)所示；故障僅僅對(duì)輸入111不產(chǎn)生影響，因?yàn)楣收蠣顟B(tài)與正確的邏輯輸出值相同，如圖(d)所示。第二十四頁，共五十二頁，編輯于2023年，星期四輸入故障如右圖所示，假設(shè)在a信號(hào)線存在a：s-a-0故障，則不論b和c是何值，輸出out均為1，而這個(gè)故障只有輸入處于111狀態(tài)時(shí)才能被檢出，這時(shí)正常的邏輯輸出應(yīng)等于0，但因?yàn)閍：s-a-0故障的作用，這時(shí)的輸出仍然等于1。當(dāng)輸入信號(hào)a為0時(shí)，它與故障值相同，不能反映故障，如果a=1，雖然它與故障狀態(tài)相反，但如果其他輸入端b，c中有0，仍然屏蔽了這個(gè)a=1的信號(hào)，不能在輸出端將故障反映出來。第二十五頁，共五十二頁，編輯于2023年，星期四

如果存在a：s-a-1故障，只有在輸入為011時(shí)能夠檢出該故障，因?yàn)檎＿壿嬢敵鰬?yīng)等于l，當(dāng)實(shí)際作用到與非門的是全1，使輸出等于0。

從上面的例子可以得到如下的結(jié)論：

①對(duì)于輸出端的固定型故障，當(dāng)正常輸出值與故障值相同時(shí)，不能反映故障的存在，或者說故障狀態(tài)被正常狀態(tài)所掩蓋，只有正常輸出值與故障狀態(tài)值相反時(shí)，故障才可能被暴露。

②對(duì)于輸入端存在的故障，當(dāng)正常的輸入信號(hào)(對(duì)應(yīng)故障信號(hào)線)與故障狀態(tài)相同時(shí)，故障狀態(tài)不能夠被反映；當(dāng)正常的輸入信號(hào)與故障狀態(tài)相反時(shí)，可以區(qū)分正常信號(hào)與故障狀態(tài)。如果輸入信號(hào)端a，b，c不是原始輸入端，而是某個(gè)邏輯的輸出(如中間節(jié)點(diǎn))，情況將與上面對(duì)輸出的討論相似。

因?yàn)楣潭ㄐ凸收鲜且灶愃朴谶壿嬛档男问匠霈F(xiàn)，它僅僅對(duì)與故障值相反的正常邏輯狀態(tài)產(chǎn)生影響，不做完全測(cè)試不一定能檢出電路中存在的故障。第二十六頁，共五十二頁，編輯于2023年，星期四2、橋接故障

橋接故障是指由于發(fā)生了不應(yīng)有的信號(hào)線連接而導(dǎo)致的邏輯錯(cuò)誤。因?yàn)閷?duì)于電源和地線的連接錯(cuò)誤將導(dǎo)致固定型故障，所以，這里的橋接故障是除了對(duì)電源和地短接以外的連接性錯(cuò)誤。

橋接故障比較復(fù)雜，它包括相關(guān)輸入橋接，非相關(guān)輸入橋接，相關(guān)輸入、輸出橋接和非相關(guān)輸入、輸出橋接。(1)輸入橋接

只要不是原始輸入端發(fā)生橋接，通常輸入橋接都可等效為非相關(guān)輸出橋接。而相關(guān)輸出是指輸出信號(hào)源自同一輸入激勵(lì)，并具有同步且相等的邏輯輸出狀態(tài)。第二十七頁，共五十二頁，編輯于2023年，星期四

非相關(guān)輸出的橋接導(dǎo)致了新的邏輯狀態(tài)或中間電平值，其結(jié)果非常復(fù)雜。這里以最簡單的輸出橋接結(jié)果加以討論。

假設(shè)輸出橋接的結(jié)果發(fā)生了“線與”邏輯，即兩個(gè)部件的輸出outl和out2連接后為“與函數(shù)”關(guān)系，當(dāng)outl和out2有一個(gè)為0，其連接的結(jié)果就為0，只有outl和out2均為1時(shí)，連接的結(jié)果才為1。如果這個(gè)橋接對(duì)應(yīng)了一個(gè)與門輸入橋接(假設(shè)三輸入a、b、c中的a、b分別對(duì)應(yīng)接outl和out2，現(xiàn)已發(fā)生橋接)，則邏輯是：

outl·out2·outl·out2·c=outl·out2·c=a·b·c第二十八頁，共五十二頁，編輯于2023年，星期四

對(duì)正常的邏輯輸出沒有影響，但如果這個(gè)橋接發(fā)生在一個(gè)或門上，則邏輯關(guān)系將發(fā)生變化，此時(shí)邏輯是：outl·out2+outl·out2+c=a·b+c

不再是三輸入或的關(guān)系。因此，“線與”的橋接結(jié)果對(duì)與門和與非門不改變邏輯關(guān)系，對(duì)或門和或非門將改變其邏輯關(guān)系。

同樣的原理，輸出橋接的結(jié)果是“線或”時(shí)，對(duì)或門和或非門的邏輯不產(chǎn)生影響，但對(duì)與門和與非門邏輯將改變邏輯關(guān)系。

如果輸出橋接對(duì)應(yīng)的是非相關(guān)輸入橋接(即橋接后的信號(hào)不是送到同一個(gè)邏輯部件的輸入的情況)，則不論是“線與”還是“線或”，都將對(duì)邏輯函數(shù)發(fā)生影響。第二十九頁，共五十二頁，編輯于2023年，星期四(2)

輸入、輸出橋接

因?yàn)榉窍嚓P(guān)輸入、輸出橋接的情況與上面所介紹的輸入橋接情況相似，因此，在這里將只討論相關(guān)輸入、輸出的橋接所導(dǎo)致的錯(cuò)誤邏輯。下圖給出了一個(gè)典型組合邏輯電路由于輸入、輸出橋接而導(dǎo)致的邏輯的變化。圖中打×的位置指出了發(fā)生橋接的信號(hào)線連接。(a)圖是一個(gè)典型的組合邏輯；(b)圖表示在電路中的A信號(hào)線與OUT信號(hào)線發(fā)生了短接；(c)圖則說明了當(dāng)橋接是“線與”的邏輯關(guān)系時(shí)所對(duì)應(yīng)的邏輯結(jié)構(gòu)；(d)圖是當(dāng)橋接為“線或”邏輯關(guān)系時(shí)所對(duì)應(yīng)的邏輯結(jié)構(gòu)。第三十頁，共五十二頁，編輯于2023年，星期四橋接故障第三十一頁，共五十二頁，編輯于2023年，星期四

由以上的分析可知，輸入橋接改變了電路的邏輯關(guān)系，輸入、輸出橋接則從根本上改變了邏輯結(jié)構(gòu)和電路性質(zhì)。除了邏輯關(guān)系的改變以外，橋接對(duì)電路的性能也將產(chǎn)生影響，例如，對(duì)CMOS邏輯，原本不存在的直流通路，但因?yàn)榫€連接而產(chǎn)生通路，出現(xiàn)靜態(tài)電流。原本無比電路也會(huì)因?yàn)椴粦?yīng)有的連接而變?yōu)橛斜入娐贰?/p>

橋接故障的復(fù)雜性和它的不可預(yù)測(cè)性，使得這種故障的分析變得十分復(fù)雜。通過測(cè)試我們可以發(fā)現(xiàn)邏輯錯(cuò)誤，但對(duì)于一個(gè)大的邏輯系統(tǒng)，這個(gè)邏輯錯(cuò)誤的定位卻是極其困難。第三十二頁，共五十二頁，編輯于2023年，星期四

特別需要指出的是，橋接并不僅僅是由于兩條金屬連條而產(chǎn)生的，它和工藝加工過程密切相關(guān)。它可能是連條造成的，也可能是二氧化硅上的針孔造成的，還可能是電路中器件的失效造成的。所以，在分析這類故障時(shí)首先要縮小分析范圍。第三十三頁，共五十二頁，編輯于2023年，星期四測(cè)試矢量生成

為了測(cè)試一個(gè)電路中某部分的故障，設(shè)計(jì)者所設(shè)計(jì)的測(cè)試向量，一定要能使給出的輸出區(qū)別于沒有故障時(shí)的輸出。如一些故障能被一組輸入的測(cè)試向量檢查出來，我們就稱這些故障被這組測(cè)試向量所覆蓋。被一個(gè)測(cè)試向量序列所覆蓋的故障數(shù)占電路中所有可能的故障數(shù)的比率就叫做故障覆蓋率。當(dāng)然我們希望設(shè)計(jì)出來的測(cè)試向量序列能達(dá)到或接近100%的故障覆蓋率。如果用人工生成測(cè)試序列是非常繁瑣的，幸好現(xiàn)在有很多CAD系統(tǒng)可以自動(dòng)完成這項(xiàng)工作。第三十四頁，共五十二頁，編輯于2023年，星期四一個(gè)良好的易測(cè)試邏輯應(yīng)該具備以下幾個(gè)特點(diǎn)：（1）容易產(chǎn)生測(cè)試矢量

（2）盡量小的測(cè)試矢量集（3）容易實(shí)現(xiàn)故障定位（4）附加電路盡可能少

（5）附加電路引出線盡可能少

測(cè)試矢量是一組測(cè)試碼，它包含了測(cè)試輸入和應(yīng)有的測(cè)試輸出，其中，測(cè)試輸入是加到電路原始輸入端的激勵(lì)信號(hào)，測(cè)試輸出是用于比對(duì)實(shí)測(cè)結(jié)果的輸出信息。第三十五頁，共五十二頁，編輯于2023年，星期四

根據(jù)待測(cè)節(jié)點(diǎn)的置位要求，以及將假設(shè)的故障傳播到輸出所應(yīng)給出的信號(hào)要求，產(chǎn)生的測(cè)試信號(hào)就是所謂的測(cè)試矢量。

生成測(cè)試矢量包括3個(gè)環(huán)節(jié)：①為了能夠反映在電路內(nèi)部節(jié)點(diǎn)所存在的故障，必須對(duì)該節(jié)點(diǎn)設(shè)置正常邏輯值，設(shè)置的正常邏輯值應(yīng)為假設(shè)的故障值的非量。這樣，如果在原始輸出端測(cè)到設(shè)置的正常邏輯值的效應(yīng)，則表明該節(jié)點(diǎn)沒有故障，反之，如果測(cè)到的是節(jié)點(diǎn)故障值的效應(yīng)，則表明該節(jié)點(diǎn)確實(shí)存在假設(shè)的故障狀態(tài)。這里的效應(yīng)概念是考慮到信號(hào)在傳播的過程中會(huì)被倒相，它不一定是故障或正常邏輯值的原量。第三十六頁，共五十二頁，編輯于2023年，星期四②為了能夠?qū)⒐收闲?yīng)傳播到某個(gè)原始輸出，則沿著故障傳播路徑的所有邏輯門必須被選通，也就是使它們處于開放狀態(tài)，這被稱為敏化。具體的說就是沿著故障傳播路徑的所有的與門和與非門的非故障信號(hào)端必須設(shè)置為1狀態(tài)，所有的或門和或非門的非故障信號(hào)端必須設(shè)置為0。③根據(jù)反映故障和傳播故障的要求而設(shè)置的節(jié)點(diǎn)信號(hào)值必須對(duì)應(yīng)到原始輸入端的信號(hào)。下圖是一個(gè)分析測(cè)試矢量生成過程的例子，這是一個(gè)簡單的組合邏輯結(jié)構(gòu)，我們通過它討論有關(guān)測(cè)試生成的問題。

第三十七頁，共五十二頁，編輯于2023年，星期四

現(xiàn)在將對(duì)A，B，C

3個(gè)內(nèi)部節(jié)點(diǎn)分別產(chǎn)生測(cè)試矢量，也就是說，這里規(guī)定：每一次分析中電路只能有一個(gè)故障，如果A點(diǎn)存在故障則其他節(jié)點(diǎn)應(yīng)該是正常的，B和C點(diǎn)的情況也一樣，這就是所謂的單故障分析模型，對(duì)多故障情況，測(cè)試生成的過程要復(fù)雜的多。這里介紹的只是單故障條件下測(cè)試生成思想，實(shí)際的測(cè)試生成是通過計(jì)算機(jī)軟件實(shí)現(xiàn)的。第三十八頁，共五十二頁，編輯于2023年，星期四

[例7-1]假設(shè)存在A：s-a-1故障，求測(cè)試矢量。

解:

第一步：為了使A節(jié)點(diǎn)的故障能夠被反映出來，設(shè)置A節(jié)點(diǎn)的正常邏輯值為0，即a+b=0；

第二步：為了將A點(diǎn)故障傳播到輸出f，沿著A→f的路徑必須被敏化，這就要求c=1，D=0，在滿足這兩個(gè)條件后，故障A：s-a-1被倒相傳播到了原始輸出端f；

第三步：

∵a+b=0

∴a=b=0

∵

D=0∴d·c=0

又因c=1，所以d可以是任意值。結(jié)論：我們得到A：s-a-1的測(cè)

試輸入為abcd=0010或0011，

如果A點(diǎn)確實(shí)存在s-a-1故障，則輸出的信號(hào)值為0，如果A點(diǎn)不存在假設(shè)的故障，則輸出的信號(hào)值為1。第三十九頁，共五十二頁，編輯于2023年，星期四[例7-2]

假設(shè)存在B：s-a-1故障，求測(cè)試矢量。解：第一步：反映故障，設(shè)B點(diǎn)正常邏輯值為0，即

第二步：傳播故障，敏化B→f的路徑，D=0；第三步：確定原始輸入。∵∴A=1，c=1∵D=0∴因?yàn)閏=1，所以d可以是任意值。又因A=1，a+b=1，故ab可以是01，10，11組合。結(jié)論：對(duì)B：s-a-1故障的測(cè)試輸入abcd可以是0111，1011，1111，0110，1010，1110中的任一個(gè)，如果B點(diǎn)確實(shí)存在s-a-1故障，則輸出信號(hào)值為1，如果B點(diǎn)不存在假設(shè)的故障，則輸出信號(hào)值為0。第四十頁，共五十二頁，編輯于2023年，星期四

[例7-3]假設(shè)存在C：s-a-1故障，求測(cè)試矢量。解：

第一步：反映故障，設(shè)C點(diǎn)的正常邏輯值為0，即

第二步：傳播故障，敏化C→f的路徑，d=1，B=0。第三步：確定原始輸入。

∵

，∴c=1

∵

B=0，

∴

A=1

因?yàn)锳=1，且a+b=1，所以

ab可以是01，10，11組合。結(jié)論：對(duì)C：s-a-1故障的

測(cè)試輸入abcd可以是0111，

1011，1111中的任一個(gè)，如果C點(diǎn)確實(shí)存在s-a-1故障，則輸出

信號(hào)值為1，如果C點(diǎn)不存在假設(shè)的故障，則輸出信號(hào)值為0。第四十一頁，共五十二頁，編輯于2023年，星期四通過這3個(gè)例題分析，我們得到了測(cè)試A，B，C這3點(diǎn)存在s-a-1故障的測(cè)試矢量，但同時(shí)我們也發(fā)現(xiàn)了一個(gè)問題，這3個(gè)節(jié)點(diǎn)的測(cè)試輸入都不止一個(gè)，并且有重復(fù)，例如，對(duì)C：s-a-1的3個(gè)測(cè)試輸入就包含在B：s-a-1的6個(gè)測(cè)試輸入中，并且，在原始輸出端它們對(duì)故障的判斷依據(jù)也是相同的。那么，如何加以區(qū)分呢?很簡單，在實(shí)測(cè)中如果采用abcd=0111，1011，1111中的任一個(gè)，在輸出端我們沒有發(fā)現(xiàn)故障，則說明B，C點(diǎn)都不存在故障，反過來，如果在輸出端發(fā)現(xiàn)有故障效應(yīng)，則再采用abcd：0110，1010，1110中的任一個(gè)，判斷故障是否發(fā)生在B點(diǎn)。第四十二頁，共五十二頁，編輯于2023年，星期四

當(dāng)然，也可以先用abcd=0110，1010，1110中的任一個(gè)做輸入，判斷B點(diǎn)是否發(fā)生故障，然后再用abcd：0111，1011，1111中的任一個(gè)輸入，判斷C點(diǎn)是否發(fā)生故障。對(duì)單故障假設(shè)，最后的這一步，實(shí)際上可以不做。

現(xiàn)在，我們?cè)賮砜戳硪环N情況，假設(shè)存在C：s-a-0故障，求測(cè)試矢量。第四十三頁，共五十二頁，編輯于2023年，星期四

第一步：反映故障，；第二步：傳播故障，敏化C→f的路徑，d=1，B=0。第三步：確定原始輸入：

∵，∴c=0

因?yàn)閏=0使與非門

的輸出被置為1，不可

能滿足B=0的要求，發(fā)

生了矛盾，這被稱為

C：s-a-0故障不可測(cè)。

但是，如果仔細(xì)地分析C點(diǎn)的情況就會(huì)發(fā)現(xiàn)，C：s-a-0故障并不影響邏輯電路的正常工作。第四十四頁，共五十二頁，編輯于2023年，星期四

假設(shè)在實(shí)際電路中確實(shí)存在C：s-a-0故障，那么，這個(gè)故障僅僅對(duì)c=0時(shí)的輸入產(chǎn)生影響，它阻止了倒相器的正常1輸出信號(hào)的傳播，但此時(shí)，由于c=0而使得f被直接置為1(通過與非門和或門的作用)，不必考慮其他輸入信號(hào)的作用，也就是說，C：s-a-0故障的存在與否并不影響正常的邏輯輸出。這樣的情況被稱為故障冗余。

如果C：s-a-0故障不是故障冗余情況，而其又不可測(cè)時(shí)，可通過增加測(cè)試觀察點(diǎn)的方法加以解決，如下圖的虛線所示。

這就引出了一個(gè)最簡單的可測(cè)試性設(shè)計(jì)方案。第四十五頁，共五十二頁，編輯于2023年，星期四增加測(cè)試觀察點(diǎn)第四十六頁，共五十二頁，編輯于2023年，星期四故障模擬與分析一組測(cè)試向量測(cè)試到存在故障的效率是通過故障模擬來確定的。故障模擬應(yīng)該在晶體管級(jí)進(jìn)行，因?yàn)樵谶@一級(jí)上，整個(gè)電路的結(jié)構(gòu)已知。故障模擬是將電路描述改為在所有電路節(jié)點(diǎn)上都包含固定值故障。具體是通過以下兩步來實(shí)現(xiàn)：(1)針對(duì)一個(gè)輸入測(cè)試向量，每