畢業(yè)設計論文-基于FPGA的信道編碼技術的研究

大連交通大學2012屆本科生畢業(yè)設計（論文）第一章緒論 隨著電子技術的快速發(fā)展，對通信系統(tǒng)功能的要求不斷提高?；谕瑯拥挠布h(huán)境，由軟件來完成不同的通信功能的方式趨于成熟。于是，可編程高速器件如DSP、ARM、FPGA等成了現(xiàn)代通信系統(tǒng)的主要角色[1]。FPGA即現(xiàn)場可編程門陣列，它是在PLA、GAL、EPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物，是一種高度集成的可編程邏輯器件，它是作為ASIC領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點[2]。FPGA的結構靈活，其邏輯單元、可編程內(nèi)部連線和I／O單元都可以由用戶編程，可以實現(xiàn)任何邏輯功能，滿足各種設計需求。其速度快，功耗低，通用性強，特別適用于復雜系統(tǒng)的設計。使用FPGA還可以實現(xiàn)動態(tài)配置、在線系統(tǒng)重構（可以在系統(tǒng)運行的不同時刻，按需要改變電路的功能，使系統(tǒng)具備多種空間相關或時間相關的任務）及硬件軟化、軟件硬化等功能。數(shù)字調(diào)制解調(diào)是無線通信中一個重要技術之一。FPGA的基本特點主要有：1）采用FPGA設計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合成的芯片；2）FPGA可做其它全定制或半定制ASIC電路的中試樣片；3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳；4）FPGA是ASIC電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一；5)FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。FPGA是由存放在片內(nèi)RAM中的程序來設置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。與傳統(tǒng)的DSP或GPP相比，F(xiàn)PGA在某些信號處理任務中表現(xiàn)出非常強的性能，具有高吞吐率、架構和算法靈活、并行計算、分配存儲以及動態(tài)配置等優(yōu)勢，因此能夠解決設計者在通信領域尤其是無線通信方面需要一個高速通用硬件平臺來實現(xiàn)并驗證自己通信系統(tǒng)和相關算法的需求[3]。通信系統(tǒng)的目的是將信息從發(fā)送端高效、可靠、安全地傳送到接收端。因而就引出了衡量通信系統(tǒng)性能的兩個主要指標—有效性和可靠性。通常，有效性用傳輸速率R(比特/信道符號)衡量，可靠性用錯誤比特率(BER)衡量。但是，實際信道中噪聲的存在總會對傳輸信息產(chǎn)生干擾，從而可能降低通信可靠性[4]。為了保證通信的可靠性，需要采取一定的措施來減少干擾的影響，信道編碼就是一種保證通信可靠性的重要技術。對于數(shù)字通信系統(tǒng)，其具體做法為：在消息序列中加入一定的冗余，使得編碼器輸出序列之間滿足一定的約束關系，接收端可以根據(jù)這些約束關系將受干擾而出現(xiàn)的錯誤檢測或糾正過來。因此，消息從發(fā)送端發(fā)出后，首先要經(jīng)過信道編碼，之后再經(jīng)過調(diào)制才能發(fā)送出去；當然，接收端在解調(diào)后，也要經(jīng)過譯碼才可以恢復出原始消息?？梢娮鳛橥ㄐ畔到y(tǒng)的重要一環(huán)，信道編碼是較合理的解決通信有效性和可靠性這對矛盾的關鍵，也是實現(xiàn)通信系統(tǒng)經(jīng)濟性所必需的[5]。本課題正是基于FPGA的開發(fā)周期短、使用靈活、采用高速(HCMOS)工藝、功耗低且可與CMOS電平、TTL電平兼容等優(yōu)點，利用FPGA技術來研究信道編碼。通過課題的研究深入了解FPGA技術以及信道編碼技術，同時鍛煉了完整的系統(tǒng)設計能力。本論文安排如下：第一章概括的敘述了FPGA和信道編碼的有關內(nèi)容；第二章詳細的介紹了信道編碼的知識，特別是線性分組碼、CRC碼、卷積碼和RS碼；第三章介紹了FPGA技術和Verilog語言以及開發(fā)工具QuartusⅡ；第四章對信道編碼的FPGA實現(xiàn)進行了理論驗證。第二章信道編碼2.1信道編碼2.1.1信道編碼的簡介移動傳輸信道中存在著一定的噪聲和衰落，必然會對其中傳輸?shù)男畔⒁胧д婧托盘柵袥Q錯誤，因此需要采用信道差錯控制碼來檢測和糾正這些錯誤比特。信道編碼器的作用就是在信息序列中嵌入冗余碼元，提高其糾錯能力。與信源編碼不同，經(jīng)過信道編碼添加冗余碼元的目的是為了減小傳輸中發(fā)生的信號和碼元錯誤，在有限信號功率、系統(tǒng)帶寬和硬件復雜性的要求下提高系統(tǒng)的可靠性[6]。2.1.2信道編碼的基本思想信道編碼的基本思想是將每k個連續(xù)的信息比特分成一組，經(jīng)過適當?shù)臄?shù)字運算（編碼）后得到n個比特的輸出，這n個比特組成的序列就被稱為一個碼字。好的糾錯編碼所產(chǎn)生的碼字應具有的特性是：在所有的碼字集合中，所有碼字之間的區(qū)別盡可能大，從而使通信系統(tǒng)中無法糾正或檢測的信道錯誤盡可能少。定義：其中R為編碼速率，簡稱為碼率。從20世紀40年代以來，已經(jīng)相繼提出了乘積碼、代數(shù)幾何碼、分組碼、卷積碼、Turbo碼和低密度校驗碼（LDPC）等編碼方法，序列譯碼、Viterbi譯碼、軟判決譯碼和迭代譯碼等譯碼方法，以及編碼與調(diào)制相結合的TCM技術。2.1.3信道編碼的分類信道編碼可以從不同的角度進行分類，主要有以下兩類：從功能上分，信道編碼可以分為以下三類：(1)僅具有發(fā)現(xiàn)差錯功能的檢錯碼，如循環(huán)冗余校驗CRC碼、自動請求重傳ARQ等；(2)具有自動糾正差錯功能的糾錯碼，如循環(huán)碼中的BCH碼、RS碼及卷積碼、級聯(lián)碼、Turbo碼；(3)既能檢錯又能糾錯的信道編碼，最典型的是混合ARQ，又稱為HARQ。從結構和規(guī)律上分，信道編碼編碼可以分為兩類：(1)線性碼：監(jiān)督關系方程是線性方程的信道編碼，稱為線性碼。目前大多數(shù)實用化的信道編碼均屬于線性碼，如線性分組碼、線性卷積碼都是經(jīng)常采用的信道編碼；(2)非線性碼：一切監(jiān)督關系方程均不滿足線性規(guī)律的信道編碼稱為非線性碼。2.2線性分組碼2.2.1線性分組碼的概念既是線性碼又是分組碼的編碼稱為線性分組碼。線性分組碼中信息碼元和監(jiān)督碼元是用線性方程聯(lián)系起來的。線性碼建立在代數(shù)學群論基礎上，線性碼各許用碼組的集合構成代數(shù)學中的群，因此，又稱群碼。(2-1)式2-1稱為監(jiān)督方程式。式中，an-1-a1為信息碼元，a0為監(jiān)督碼元。2.2.2線性分組碼的主要性質(1)封閉性：任意兩許用碼組之和（模2和）仍為一許用碼組；(2)碼的最小距離等于非零碼的最小重量。2.2.3線性分組碼的基本原理下面以（7,3）分組碼為例介紹線性分組碼的基本原理。1.編碼方程設輸入的信息碼元為：(2-2)輸出的碼組為：(2-3)輸出碼組中信息位為：(2-4)監(jiān)督位：(2-5)將式2-4和式2-5寫成相應的矩陣形式為：1001110(2-6)0100111=UG0011101若G=（I：Q），其中I為單位矩陣，則稱Q為系統(tǒng)（組織）碼。G為生成矩陣，可見，如已知信息碼組U與生成矩陣G，即可生成碼組。2．監(jiān)督方程組將式2-6中后4位監(jiān)督方程組改為：將上述線性方程改寫成為下列矩陣形式為：101100001110100=0(2-7)1100010011100010式2-7可以表示為:HCT=0T。稱H為監(jiān)督矩陣，若H=（PI）其中I為單位矩陣，則稱C為系統(tǒng)（組織）碼。3.校正子方程若在接收端，接收信號為：Y=(y0,y1,…,yn-1)=X+n=C⊕e（2-8）式2-8中:C=(C0，C1，…,Cn-1)為發(fā)送的碼組，e=(e0,e1,…,en-1)為傳輸中的誤碼,由HCT=0T可知，若傳輸中無差錯，即e=0，則接收端必然要滿足監(jiān)督方程HCT=0T，若傳輸中有差錯，即e≠0，則接收端監(jiān)督方程應改為：(2-9)由式2-9求得校正子S為：(2-10)2.3循環(huán)冗余校驗碼（CRC碼）2.3.1循環(huán)冗余校驗碼的概念CRC(CyclicRedundancyCheck)又叫循環(huán)冗余校驗碼。是常用的校驗碼，在早期的通信中運用廣泛，因為早期的通信技術不夠可靠，如電磁波通信時受雷電等因素的影響。不可靠的通信就會帶來“確認信息”的困擾。對通信的可靠性檢查就需要“校驗”，校驗是從數(shù)據(jù)本身進行檢查[8]。2.3.2循環(huán)冗余校驗碼的編碼規(guī)則CRC碼是由兩部分組成，前部分是信息碼，就是需要校驗的信息，后部分是校驗碼，如果CRC碼長共長n個bit,信息碼長k個bit，就稱為（n,k）碼。它的編碼規(guī)則：移位：將原信息碼（kbit）左移r位（k+r=n）。相除：運用一個生成多項式g(x)(也可以看成二進制數(shù))用模2除上面的式子，得到的余數(shù)就是校驗碼。生成多項式應滿足以下原則：(1)生成多項式的最高位和最低位必須為1;(2)當被傳送信息（CRC碼）任何一位發(fā)生錯誤時，被生成多項式做模2除后應該使余數(shù)不為0;不同位發(fā)生錯誤時，應該使余數(shù)不同;(3)對余數(shù)繼續(xù)做模2除，應使余數(shù)循環(huán)。2.3.3CRC碼校驗的原理CRC校驗的基本思想是利用線性編碼理論，串行傳送的信息M(x)是一串k位二進制序列，在它被發(fā)送的同時，被一個先選擇“生成多項式”相除，“生成多項式”長r+1位，相除后得到r位的余數(shù)就是校驗位，它拼接到原k位有效信息后面，即形成了CRC碼[9]。CRC碼到達接受方時，接受方的設備一方面接受CRC碼，一方面用同樣的方法與“生成多項式”相除，如果正好除盡，表示無信息差錯，接受方去掉CRC碼后面的r位校驗，收下k位有效信息；如果不能除盡時，說明有信息的狀態(tài)發(fā)生了轉變，即出錯了，一般要求重新傳送一次或者立即糾錯。2.4卷積碼2.4.1卷積碼的概念卷積碼（又稱為連環(huán)碼）首先由麻省理工學院的Elias于1955年提出。卷積碼不同于分組碼之處在于：在任意給定單元時刻，編碼器輸出的n個碼元中，每一個碼元不僅和此時刻輸入的k個信息元有關，還與前面連續(xù)m個時刻輸入的信息元有關[10]。2.4.2卷積碼的編碼原理卷積碼通常用（n,k,m）表示，它是把k個信息比特編成n個編碼比特，通常k和n很小，特別適宜于以串行方式傳輸信息，延時小。m為編碼約束長度，說明編碼過程中互相約束的碼段個數(shù)。卷積碼編碼后的n個碼元不僅與當前組的k個信息比特有關，而且與前m-1個輸入的信息比特有關，這樣編碼過程中相互關聯(lián)的碼元有個。定義為卷積碼的碼率，碼率和約束長度是衡量卷積碼性能的兩個重要參數(shù)。2.4.3卷積碼的描述方法卷積碼的編碼描述方法分為兩大類型：解析表示法和圖形表示法。1.解析表示法解析表示法包括離散卷積法、生成矩陣法、碼多項式法等。下面以（2,1,2）卷積碼為例，詳細介紹離散卷積法。其余方法可參考相關文獻，在此不再贅述。通常卷積碼通過移位寄存器組成的網(wǎng)格結構來描述，（2,1,2）卷積碼是由k=1即一個輸入端，n=2即兩個輸出端，m=2即兩級移位寄存器所組成的有限狀態(tài)的有記憶系統(tǒng)。如圖2-1所示。圖2-1（2,1,2）卷積碼的編碼框圖若輸入信息序列為：(2-11)則對應輸出為兩個碼字序列：(2-12)其相應編碼方程可寫為：(2-13)其中“”表示卷積運算，g1g2表示編碼器的兩個脈沖沖激響應，即編碼可由輸入信息序列u和編碼器的兩個脈沖沖激響應，即編碼可由輸入信息序列u和編碼器的兩個沖激響應的卷積得到。由于編碼器有m=2級寄存器，當輸入信息為u=(100…)時，所觀察到的兩個輸出序列的沖激響應至多可持續(xù)到k=m+1=2+1=3位，且可寫成：=（111）（2-14）=（101）（2-15）若輸入信息序列為：u=(10111)則有：（2-16）2．圖形表示法-狀態(tài)圖法利用FPGA設計中常用的有限狀態(tài)機來描述卷積碼的編碼過程。首先，說明卷積編碼器的狀態(tài)。卷積編碼器在下一時刻的輸出取決于編碼器當前的狀態(tài)以及下一時刻的輸入，是一種典型的米利狀態(tài)機。其中編碼器的當前狀態(tài)就是目前各個移位寄存器中所存儲的內(nèi)容，隨著信息序列的不斷輸入，編碼器就不斷地從一個狀態(tài)跳轉到另一個狀態(tài)，并輸出相應的碼序列。因此，編碼器的可能狀態(tài)數(shù)為2mk個。對于一個（2,1,2）卷積碼編碼器，已知k=1，m=2，mk=2,則其可能的狀態(tài)數(shù)是22=4個。假設si表示某狀態(tài)，i=0,1,2,3。在某j時刻，卷積碼的輸出可以表示為：(2-17)由2-17式可知卷積碼的輸出取決于ujuj-1uj-23個值，其中uj是當前的輸入值，uj-1和uj-2是以前輸入的兩個值。如果要求出下一時刻的輸出值，則需要知道當前的uj以及uj-1的值，當輸入下一時刻的uj+1值時，就可以求出以及的值。所以為決定下一時刻編碼器的輸出。用當前時刻狀態(tài)表示即可，如表2-1所示。表2-1寄存器狀態(tài)表00a01c10b11d下面給出二元（2,1,2）卷積碼的狀態(tài)圖，如圖2-2所示。圖2-2卷積碼狀態(tài)圖圖2-2中圓圈中的數(shù)字表示狀態(tài)，狀態(tài)之間的連線與箭頭表示轉移方向，成為分支，分支上的數(shù)字表示由一個狀態(tài)到另一個狀態(tài)時的輸出碼字，而括號中數(shù)字表示相應的輸入信息位。例如，若當前的狀態(tài)為11，即d狀態(tài)，則當下一時刻的輸入信息位u1=0時，輸出碼字c1=01，下一個狀態(tài)為狀態(tài)c。如輸入信息位u1=1，則輸出碼字為c1=10，下一時刻的狀態(tài)為d。2.5RS碼2.5.1有限域的基本概念定義設F是一個非空集，F(xiàn)的成員叫作元素或簡稱元。假設在F中規(guī)定了加法和乘法兩種運算，對于F中任意兩個元素a和b,記加法運算的結果為a+b，叫作他們的和，記乘法運算的結果為ab,叫作它們的積，F(xiàn)對于加法和乘法運算是自封閉的，即要求：（1）對任意a,b∈F，有a+b∈F;（2）對任意a,b∈F,有a?b∈F。如果以下運算規(guī)則都成立：Ⅰ1.對任意a,b∈F，有a+b=b+a(加法交換律)；Ⅰ2.對任意a,b∈F，有(a+b)+c=a+(b+c)(加法結合律)；Ⅰ3.F中有一個元素，把它記作0，具有性質a+0=a,對一切a∈F；Ⅰ4.對任意a∈F，F(xiàn)中有一個元，把它記作-a,具有性質a+(-a)=0；Ⅱ1.對任意a,b∈F，有a?b=b?a(乘法交換律)；Ⅱ2.對任意a,b∈F，有（a?b）?c=a?(b?c)(乘法結合律)；Ⅱ3.F中有一個不為零的元，把它記作1,具有性質a?1=a；Ⅱ4.對任意a∈F，而a≠0,F中有一個元，把它記作a-1，具有性質a?a-1=1；Ⅲ對任意a,b,c∈F,有a?(b+c)=a?b+a?c(分配律)。則稱F對于所規(guī)定的加法運算和乘法運算是一個“域”[13]。由上述定義可知，域是集合元素間的一種代數(shù)結構。域中任意兩個元素的和仍是域中的元素，并且滿足交換律和分配律。域中必定包括一個零元素（記作0）和一個單位元素（記作1）。域中每一個元素都有唯一的負元素使得任一元素與它的負元素之和為零。域中任意一個非零元素都有唯一的一個逆元素，使得任何元素與它的逆元素的積等于1。域F中元素的個數(shù)叫作F的階，如果F的階是無限的，就把F叫作無限域。如果F的階是有限的，就把F叫作有限域。有限域又稱為伽羅華（Galois）域。同樣我們可以看出，由0和1兩個元素組成的二元集對模2加法和乘法來說也是一個域，并且是十分重要的有限域?？梢宰C明，任何有限域元素的個數(shù)一定是某一素數(shù)的冪。2.5.2有限域舉例有限域也叫伽羅華域，它的元素個數(shù)一定是pn，p是素數(shù)，通常記為GF（pn）。模p(p是素數(shù))運算的剩余構成有限域GF[13]。 設p是一個給定的素數(shù)。令Fp表示所有小于p的非負整數(shù)的集合即：Fp={0,1,2，???，p-1}雖然，對于普通的加法和乘法，F(xiàn)p不封閉，所以它不是域。但是對于模p加法和乘法運算即：a⊕b=(a+b)pa⊙b=(a?b)p可見對所有的整數(shù)進行模p運算，只有p種余數(shù)，即0,1,2，???，p-1,當p時素數(shù)時，可以證明Fp是一個域。它正好包含p個元素，所以它是一個p元有限域。特別當p=2時，就得到我們前面提到的二元有限域F2?？梢宰C明，若q不是素數(shù)，則Fq對模q加法和乘法也不是域。2.5.3有限域的乘法群定義1.設G是一個非空集，假定在G中規(guī)定了一種通常叫做乘法的運算，并設a,b∈G,記此種運算是a?b,叫做它們的積。要滿足：a?b∈G,對任意a，b∈G即G對于所規(guī)定的乘法運算是封閉的，我們就稱G對于所規(guī)定的乘法運算是一個交換群。如果以下運算規(guī)則成立：(1)對任意a，b∈G，有a?b=b?a；(2)對任意a，b，c∈G,有（a?b）?c=a?(b?c)；(3)G中有一個元，把它記作1，具有性質a?1=a,對一切a∈G；(4)對任意a∈G,G有一元，把它記a-1作，具有性質a?a-1=1。上述（1）（2）（3）（4）運算規(guī)則往往被稱作交換群公理。若去掉（1）就稱為一般群的公理。顯然，任意一個域F中的全體元組成的集，對于F中的加法運算來說是一個交換群，這個交換群叫作域F的加法群。而域F中不為零的元所組成的集對于F中的乘法運算來說也是一個交換群，這個交換群叫作域F的乘法群，并用符號表示。與域的情況相似，若G含有無限多個元素，則G叫作無限交換群。若G僅含有限個元素，則G就叫作有限交換群。G中元素的個數(shù)就叫作G的階。定義2.設G是交換群，而a是G中任意一個元素，如果對于任意一個元素，如果對于任意整數(shù)n,都有an=1，a就叫做一個有限階元素，而具有性質an=1的最小正整數(shù)n就叫做a的階?？梢宰C明，若G是有限交換群，則G中任一元素都是有限階的。如果a是G中的一個n階元素，那么下面這n個元素：就是G中的n個不同元素，并且：{a}={}對于G中的運算來說是一個n階交換群。定義3.若G是一個n階交換群，并且G中有一個n階元素a存在，則G={a}={}就叫做（n階）循環(huán)群，而a就叫做G的一個生成元。不難證明，任一有限域的乘法群都是循環(huán)群。而將有限域乘法群的生成元成為這個有限域的本原元。2.5.4多項式域GF（）中元素間的關系為了表示GF（）中元素間的關系，首先要介紹本原多項式的概念。設p(x)是n次不可約，如果p(x)的根就是和+1，因為將（和+1）代入p(x)均等于零，事實上從乘法表可知=⊙=⊕1。再根據(jù)加法表可得p(x)=⊕⊕1=⊕1⊕⊕1=0而且它的根（或+1）的階是，即⊙=1，是本原元，所以x2+x+1就是本原多項式。有限域GF（2n）的元素可以用所有次數(shù)低于n的多項式來代表；有限域GF（2n）中的2n-1個非零元素又可以用本原元的各次（從1~2n-1）冪來代表。2.5.5一個有關多項式的定理設有多項式f(x)=。式中系數(shù)是二元域的元素（即=0或1；i=0,1,···,n）。對于任意正整數(shù)l均有：=2.5.6最小多項式設為有限域GF（2n）中任一元素，則具有二元域系數(shù)并以為根的最低多項式m(x)就稱為的最小多項式。對于GF（2n）中的任一元素都有一個次數(shù)等于或小于n的最小多項式，并且這個多項式是既約的又是唯一的，也就是說必定是二元域系數(shù)的某一多項式的根。以GF（24）域為例，來說明最小多項式的求法。先求元素的最小多項式：可以看出根的序列從開始重復，因此的最小多項式的全部根是也就是說的最小多項式是四次的。并且：利用表2-2將上式展開得同樣可求得最小多項式最小多項式最小多項式表2-2GF（24）的非零元素2.5.7BCH碼BCH碼是一類最重要的循環(huán)碼，能糾正多個隨機錯誤。BCH碼具有糾錯能力強，它的特點是將糾錯能力t與生成多項式發(fā)生關系。這種關系是通過近代代數(shù)理論，找出多項式的根與碼距的確定關系。二進制BCH碼的主要參數(shù)由兩個正整數(shù)m和t決定，t<2m-1是糾錯能力。其它碼參數(shù)為：碼長n2m-1（n必為2m-1的一個因子）；監(jiān)督位n-kmt；最小距離dmin2t+1。2.5.8RS碼RS碼是一類有很強糾錯能力的多進制BCH碼。它最早由Reed和Solomon提出，稱為Reed—Solomon碼，簡稱為RS碼。在RS碼元中的碼元符號不是二進制而是多進制符號。其中2m進制應用更為廣泛。能糾正t個錯的RS碼具有如下參數(shù)：碼長n=2m-1個多進制符號；監(jiān)督位n-k=mt；最小距離dmin=2t+1。由于RS碼是對多進制符號糾錯，RS碼可用于糾正突發(fā)錯誤。 第三章FPGA及其開發(fā)工具3.1FPGA簡介FPGA通常被稱為現(xiàn)場可編輯門陣列，它最初是由Xilinx公司提出的。自從20世紀80年代中期Xilinx公司生產(chǎn)了世界上第一片F(xiàn)PGA器件起，這種新型的可編程邏輯器件便以其優(yōu)越的性能獲得了業(yè)界設計人員的青睞，應用迅速普及起來。與其他的可編程邏輯器件相比，F(xiàn)PGA的規(guī)?？梢宰龅煤艽?，一片芯片集成幾十萬乃至上百萬的邏輯門是常有的事。另外它的邏輯功能絕不限于邏輯門，而是可以具有較為復雜的邏輯功能，從而使得整個芯片的功能大大加強[11]。隨著科學技術的迅猛發(fā)展，電子工業(yè)界經(jīng)歷了巨大的飛躍。集成電路的設計正朝著速度快性能高容量大體積小和微功耗的方向發(fā)展。這種發(fā)展必將導致集成電路的設計規(guī)模日益增大，復雜程度日益增高?；谶@種情況，可編程邏輯器件的出現(xiàn)和發(fā)展大大改變了傳統(tǒng)的設計方法，這種方法使得電子系統(tǒng)設計變得更加簡單方便，靈活快速現(xiàn)在隨著系統(tǒng)級FPGA以及系統(tǒng)芯片的出現(xiàn)，軟硬件協(xié)調(diào)設計和系統(tǒng)設計變得越來越重要。3.1.1FPGA的基本結構簡化的FPGA基本由6部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。每個單元的基本概念介紹如下[12]：（1）可編程輸入/輸出單元輸入/輸出（Input/Output）單元簡稱I/O單元，它們是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/輸出信號的驅動與匹配需求。為了使FPGA有更靈活的應用，目前大多數(shù)FPGA的I/O單元被設計為可編程模式，即通過軟件的靈活配置，可以適配不同的電氣標準與I/O物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅動電路的大小等?？删幊蘄/O單元支持的電氣標準因工藝而異，不同器件商不同器件族的FPGA支持的I/O標準也不同，一般來說，常見的電氣標準有LVTTL、LVCMOS、SSTL、HSTL、LVDS、LVPECL和PCI等。值得一提的是，隨著ASIC工藝的飛速發(fā)展，目前可編程I/O支持的最高頻率越來越高，一些高端FPGA通過DDR寄存器技術，甚至可以支持高達2Gbit/s的數(shù)據(jù)速率。（2）可編程編輯單元基本可編程邏輯單元式可編程邏輯的主體，可以根據(jù)設計靈活地改變其內(nèi)部連接與配置，完成不同的邏輯功能。（3）嵌入式塊RAM目前大多數(shù)FPGA都有內(nèi)嵌的塊RAM（BlockRAM）。FPGA內(nèi)部嵌入可編程RAM模塊，大大地拓展了FPGA的應用范圍和使用靈活性。FPGA內(nèi)嵌的塊RAM一般可以靈活配置為單端口RAM（SPRAM,SinglePortRAM）、雙端口RAM(DPRAM,DoublePortsRAM)、偽雙端口RAM（PseudoDPRAM）、CAM（ContentAddressableMemory）、FIFO(FirstInFirstOut)等常用存儲結構。（4）豐富的布線資源布線資源連通FPGA內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅動能力和傳輸速度。（5）底層嵌入功能單元底層嵌入功能單元的概念比較籠統(tǒng)，這里我們指的是那些通用程度較高的嵌入式功能模塊，比如PLL（PhaseLockedLoop）、DLL(DelayLockedLoop)、DSP、CPU等。（6）內(nèi)嵌專用硬核這里的內(nèi)嵌專用硬核主要指那些通用性相對較弱，不是所有FPGA器件都包含硬核（HardCore）。3.1.2FPGA的優(yōu)缺點FPGA具有體系結構和邏輯單元靈活、集成度高以及適用范圍寬等特點。兼容了PLD和通用門陣列的優(yōu)點，可實現(xiàn)較大規(guī)模的電路，編程也很靈活。與門陣列等其它ASIC相比，它又具有設計開發(fā)周期短、設計制造成本低、開發(fā)工具先進標準產(chǎn)品無需測試、質量穩(wěn)定以及可實時在線檢驗等優(yōu)點，因此被廣泛應用于產(chǎn)品的原型設計和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。幾乎所有應用門陣列、PLD和中小規(guī)模通用數(shù)字集成電路的場合均可應用FPGA。

FPGA采用了邏輯單元陣列LCA（LogicCellArray）這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLB（ConfigurableLogicBlock）、輸出輸入模塊IOB（InputOutputBlock）和內(nèi)部連線（Interconnect）三個部分。

FPGA的基本特點主要有：一是采用FPGA設計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。

二是FPGA可做其它全定制或半定制ASIC電路的中試樣片。

三是FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。

四是FPGA是ASIC電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。

五是FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可操作性的最佳選擇之一。鑒于本次畢業(yè)設計的需求，我選擇了FPGA中的開發(fā)工具QuartusII。3.2開發(fā)工具QuartusIIQuartusII是Altera公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程[13]。QuartusII可以在XP、Linux以及Unix上使用，除了可以使用TCL腳本完成設計流程外，提供了完善的用戶圖形界面設計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。對第三方EDA工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方EDA工具。AlteraQuartusII作為一種可編程邏輯的設計環(huán)境,由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡迎。QuartusII提供了完全集成且與電路結構無關的開發(fā)包環(huán)境，具有數(shù)字邏輯設計的全部特性，包括：（1）可利用原理圖、結構框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設計實體文件；（2）芯片（電路）平面布局連線編輯；（3）LogicLock增量設計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；（4）功能強大的邏輯綜合工具；（5）完備的電路功能仿真與時序邏輯仿真工具；（6）定時/時序分析與關鍵路徑延時分析；（7）可使用SignalTapII邏輯分析工具進行嵌入式的邏輯分析；（8）支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；（9）使用組合編譯方式可一次完成整體設計流程；（10）自動定位編譯錯誤；（11）高效的期間編程與驗證工具；（12）可讀入標準的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；（13）能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。3.3Verilog語言VerilogHDL語言是1983年由GDA(GatewayDesignAutomation)公司的PhilMoorby首創(chuàng)的，之后Moorby又設計了Verilog—XL仿真器，Verilog—XL仿真器大獲成功，也使得VerilogHDL語言得到推廣使用。1989年，Cadence收購了GDA，1990年，Cadence公司發(fā)表了VerilogHDL，并成立了OVI組織（OpenVerilogInternational）專門負責VerilogHDL的發(fā)展。由于這種語言有簡潔、高效、易用、功能強等優(yōu)點，因此逐漸為眾多設計者接受和喜愛。VerilogHDL于1995年成為IEEE標準，稱為IEEEStandard1364-1995[14]。在本次畢業(yè)設計中我采用了Verilog語言對信道編碼進行編程。3.3.1采用硬件描述語言進行設計采用硬件描述語言（HardwareDescriptionLanguage,HDL）進行電路與系統(tǒng)的描述是當前EDA技術的一個特征。與傳統(tǒng)的原理圖設計設計方法相比，HDL語言更適合描述規(guī)模大的數(shù)字系統(tǒng)，它能夠使設計者在比較抽象的層次上對所設計系統(tǒng)的結構和功能進行描述。采用HDL語言設計的突出優(yōu)點是：語言的公開可利用性；設計與工藝的無關性；大范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設計；便于設計的復用、交流、保存和修改等。目前常用的硬件描述語言有VHDL和VerilogHDL,它們都已經(jīng)成為IEEE標準。3.3.2VerilogHDL語言的結構①VerilogHDL程序是由模塊構成的。每個模塊的內(nèi)容都是嵌在module和endmodule兩個語句之間，每個模塊實現(xiàn)特定的功能，模塊是可以進行層次嵌套的。②每個模塊首先要進行端口定義，并說明輸入(input)和輸出(output)，然后對模塊的功能進行邏輯描述。③VerilogHDL程序的書寫格式自由，一行可以寫幾個語句，一個語句也可以分多行寫。④除了endmodule語句外，每個語句的最后必須有分號。⑤可以用/*……*/和//……對VerilogHDL程序的任何部分作注釋。3.3.3VerilogHDL語言的歷史及與C語言的比較VerilogHDL語言是在C語言的基礎上發(fā)展而來的。從語法結構上看，VerilogHDL語言與C語言有許多相同相似之處，繼承和借鑒了C語言的很多語法結構，表3-1中列舉了兩種語言的許多相似之處，表3-2中對比了兩者的運算符，可以看出兩者的運算符幾乎相同。當然VerilogHDL作為一種硬件描述語言，與C語言還是有著本質的區(qū)別的。表3-1C語言與VerilogHDL的相似表C語言VerilogHDLfunctionmodule,functionIf-then-elseIf-then-elseforforwhilewhilecasecasebreakbreakdefinedefineprintfprintfintint 表3-2C語言與VerilogHDL的運算符比較C語言VerilogHDL功能++加--減**乘//除%%取模!!邏輯非&&&&邏輯與||||邏輯或>>大于<<小于>=>=大于等于<=<=小于等于====等于!=!=不等于~~取反&&按位與||按位或^^按位異或<<<<左移>>>>右移?:?:等同于if-else3.3.4VerilogHDL語言的特點既能進行全面綜合的電路設計，又可用于電路的模擬仿真。能夠在多個層次上對所設計的系統(tǒng)加以描述，從開關級、門級、寄存器傳輸級（RTL）到行為級等，都可以勝任，設計的規(guī)模是任意的，語言不對設計的規(guī)模施加任何限制。靈活多樣的電路描述風格，可進行行為描述，也可進行結構描述或數(shù)據(jù)流描；支持混合建模，在一個設計中各個模塊可以在不同的設計層次上建模和描述。VerilogHDL的行為描述語句，如條件語句、賦值語句和循環(huán)語句等。內(nèi)置各種基本邏輯門，如and、or和nand等，可方便的進行門級結構描述；內(nèi)置各種開關級元件，如pmos、nmos和cmos等，可進行開關級的建模。用戶定義原語（UDP）創(chuàng)建的靈活性。用戶定義的原語既可以是組合邏輯，也可以是時序邏輯：可通過編程語言接口（PLI）機制進一步擴展VerilogHDL語言的描述能力。PLI是允許外部函數(shù)訪問VerilogHDL模塊內(nèi)信息，允許設計者與模擬器交互的例程集合。3.4QuartusⅡ設計流程利用Verilog完成軟件編程后，必須借助EDA工具中的綜合器、適配器、時序仿真器和編輯器等工具進行相應的處理，才能使此項設計在FPGA上完成硬件實現(xiàn)，并得到硬件測試。1．創(chuàng)建工程準備工作任何一項設計都是一項工程（Project）,都必須首先為此工程建立一個放置與此工程相關的所有設計文件的文件夾。此文件夾將被EDA軟件默認為工作庫。在建立了文件夾后就可以將設計文件通過QuartusⅡ的設計文本編輯器進行編輯并存盤，步驟如下：新建一個文件夾。這里以卷積碼conv為例,在D盤中，路徑為D:\，輸入源程序。打開QuartusⅡ，選擇File-New命令。在New窗口中的DesignFiles欄中選擇編譯文件的語言類型，這里選擇VerilogHDLFile選項，如圖3-1所示，然后在Verilog文本編譯窗口中輸入卷積碼conv的程序，如圖3-2所示。圖3-1語言選擇圖3-2輸入源程序文件存盤。選擇File-SaveAs命令，找到已經(jīng)建立的文件夾D:\conv,存盤文件名應該與實體名一致，即conv.v。出現(xiàn)如圖3-3所示窗口時選擇“是”按鈕，則直接進入創(chuàng)建工程流程。圖3-3文件存盤2.創(chuàng)建工程（1）建立工程。按上述如圖3-3所示點擊“是”按鈕后會出現(xiàn)如圖3-4所示窗口，在第二行“Whatisthenameofthisproject?”中點擊后面的“…”按鈕，選擇剛剛編譯好的conv文件，然后選擇“next”按鈕。圖3-4創(chuàng)建工程（2）將設計文件加入工程中。如圖3-5所示，選擇“AddAll”按鈕，將設定的工程目錄中的文件加到工程中，然后選擇“next”按鈕。圖3-5添加文件（3）選擇目標芯片。如圖3-6所示，首先在Devicefamily下拉列表中選擇芯片，根據(jù)本次畢業(yè)設計選擇CycloneⅡ系列的EP2C5Q208C8?？梢酝ㄟ^“Showin’Availabledevice’list”中的參數(shù)設置來快速找到所需的芯片，其中Package選擇PQFP,Pincount選擇208，Speedgrade選擇8。然后選擇“next”按鈕。圖3-6選擇芯片（4）工具設置。由于本次畢業(yè)設計需求需要進行功能仿真，所以要更改QuartusⅡ的默認設置。在工具欄中選擇Assignments-settings,如圖3-7所示在“Simulationmode”欄中選擇Functional進行功能仿真，然后選擇“OK”。圖3-7仿真模式的選擇（5）結束設置。在如圖3-8所示窗口選擇“Finish”即完成了本次工程的設定。圖3-8結束設置3.編譯前設置（1）選擇FPGA目標芯片。在工具欄中選擇Assignments-Settings命令，如圖3-9所示，在彈出的窗口中選擇Device,目標芯片為EP2C5Q208C8。圖3-9選擇芯片（2）選擇配置器件的工作方式。單擊DeviceandPinOptions按鈕，會出現(xiàn)如圖3-10所示的對話框，首先選擇General選項卡，在Options欄內(nèi)選中Auto-restartconfigurationaftererror復選框，使對FPFA的配置失敗后能自動重新配置，并加入JTAG用戶編碼。圖3-10器件引腳“通用”選項選擇配置器件和編程方式。在如圖3-11所示的圖中選中Configuration選項卡，選中Generatecompressedbitstreams復選框，就能產(chǎn)生用于EPCS的POS壓縮配置文件。在Configuration選項卡中選擇配置器件型號為EPCS4。圖3-11器件引腳“配置”選項選擇目標器件引腳端口狀態(tài)。如圖3-12所示選中UnusedPin選項卡，在Resreveallunusedpins后的框中選擇“Asinputtri-stated”保持不用的IO口滿足三態(tài)輸入。圖3-12器件引腳“不用引腳”選項4.全程編譯當編譯成功后會出現(xiàn)如圖3-13所示對話框：圖3-13編譯成功界面 第四章信道編碼的FPGA實現(xiàn)4.1線性分組碼的FPGA實現(xiàn)例如：用Verilog實現(xiàn)一個（7,4）漢明碼的編碼電路，其編碼矩陣如下：10110001000￤110G=11101000100￤01111000100010￤11101100010001￤101經(jīng)過QuartusⅡ8.1仿真后可得到如示RTL結構圖:上圖給出了在Simulation中的仿真結果從圖中可以看出：輸入序列：[]=[1001]得到的輸出為[]=[1001011]滿足[]=[]1000110010001100101110001101即[1001011]=[1001]1000110010001100101110000101上式滿足（7,4）線性分組碼的編碼方程。4.2CRC（循環(huán)冗余校驗碼）的FPGA實現(xiàn)例如：實現(xiàn)CRC-16碼，CRC-16碼采用的生成多項式為G(x)=X16+x15+x2+1,其邏輯實現(xiàn)結構如下圖所示。初始化時每一位寄存器清零，然后每輸入一個數(shù)據(jù)，16位移位寄存器按照異或邏輯由低到高移動一位，直到一組校驗數(shù)據(jù)結束。此時，16位移位寄存器的內(nèi)容就是該組數(shù)據(jù)的CRC-16的校驗位。經(jīng)過QuartusⅡ8.1得到如下圖所示的RTL結構。同時，通過simulation仿真得到如下圖所示的仿真結果。xx=1驗證00000010101010001000010101010101crc-enc[15]=crc-reg[14]⊕crc-reg[15]⊕x;即1=0⊕0⊕1滿足；crc-enc[14:3]=crc-reg[13:2];即000001010101=00000110100101滿足；crc-enc[2]=crc-reg[1]⊕crc-reg[15]⊕x;即1=0⊕0⊕1滿足；crc-enc[1]=crc-reg[0]；即0=0滿足；crc-enc[0]=crc-reg[15]⊕x;即1=0⊕1滿足。4.3卷積碼的FPGA實現(xiàn)用Verilog實現(xiàn)（2,1,2）卷積碼編碼器經(jīng)過QuartusⅡ8.1得到如下圖所示的RTL結構。同時，通過Simulation仿真得到如下圖所示的仿真結果。驗證輸入10111輸出11,10,00,01,10,01,11由（2,1,2）編碼器可知兩個脈沖沖激響應g0=(111)g1=(101)將兩個沖激響應進行交織構成生成矩陣G=C=UG=[10111]111011=[11100001100111]111011111011111011111011與仿真結果相吻合，所以正確。4.4RS碼的FPGA實現(xiàn)使用Verilog實現(xiàn)RS（10，8）的編碼電路。QuartusⅡ8.1得到如圖所示的RTL結構。同時，通過Simulation仿真得到如圖所示的仿真結果。驗證輸入[12345678]輸出[1234567880]。RS(10,8)是RS（15,13）的縮短碼，RS(10,8)是利用8個信息符號得到長度為10的編碼。碼元符號取自域GF(24)即m=4;域GF(24)的本原多項式為a4+a+1；RS碼的生成多項式為g(x)=(x+a)(x+a2)=x2+(a2+a)x+a3=x2+6x+8。輸入符號為[12345678]，則信息段多項d(x)=x7+2x6+3x5+4x4+5x3+6x2+7x+8；由于碼元取自域GF(24)，所以一個符號可以由4個比特表示，x2d(x)的二進制表示為[0001001000110100010101100111100000000000]。計算x2d(x)/g(x)得到余式r(x)的二進制表示為[10000000]，因此校驗位為[80]，則生成碼字為[1234567880]。 結論信道編碼技術是移動通信中提高系統(tǒng)傳輸數(shù)據(jù)可靠性的有效方法，若干年來，隨著通信技術的發(fā)展和實際應用的不斷增加，人們一直在努力尋找能夠更加先進的CDMA移動通信系統(tǒng)的信道編碼技術，從早期的分組碼、代數(shù)碼到Turbo碼、LDPC碼，它們的優(yōu)異性能及其在信息可靠性傳輸中有著良好的應用前景，例如光通信、深空通信、第四代移動通信、高速與甚高速數(shù)字用戶線等，這些已成為當今信道編碼領域最矚目的研究熱點[15]。同樣以硬件描述語言所完成的電路設計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至FPGA上進行測試，是現(xiàn)代IC設計驗證的技術主流。FPGA及其應用技術在全世界范圍內(nèi)，成為了電子系統(tǒng)設計領域的熱門技術。在此背景下，本文首先對信道編碼和FPGA的基本思想進行了分析，其次我們主要研究了信道編碼中的線性分組碼、CRC碼、卷積碼和RS碼的理論知識，最后我們利用Verilog語言對信道編碼進行了編程，完成了信道編碼的FPGA實現(xiàn)。信道編碼技術是一個具有挑戰(zhàn)性的課題，而FPGA是一個正在發(fā)展和完善的技術。本文的研究尚且停留在整個領域的一個皮毛階段，今后會以本文的研究為基礎繼續(xù)對該領域進行系統(tǒng)深入的研究。謝辭時光飛逝，轉眼間我的大學學習生活就要結束了，一個新的起點即將開始。在這里，向在這四年的求學時光中曾經(jīng)幫助過我的老師，師兄，師姐，同學和我的家人朋友們表示衷心的謝意！首先，非常感謝我的導師宗靜靜老師對我論文選題、寫作等多方面的指導和關懷。在整個畢業(yè)設計過程中，宗老師總是非常和藹的給予我很多幫助，不但幫助我查詢相關資料指導我的理論學習，而且還在生活中給了我無微不至的關心和愛護，讓我能夠及時的調(diào)整自己積極的進行研究。在完成論文之際，也再次向四年來所有培養(yǎng)撫育我的恩師表示最誠摯的謝意!感謝同一課題組的各位同學們，他們在我的課題研究和論文寫作過程中提出了很好的建議，對我?guī)椭艽?，在此致以真摯的謝意。感謝父母在我的成長道路上付出的辛勤勞動，他們的支持是我不斷前進的動力。再次深深地感謝所有關心我的人。最后感謝答辯組的所有老師們！參考文獻[1]薛小剛.XilinxISE9.XFPGA/CPLD設計指南[M].北京：人民郵電出版社，2007.[2]吳厚航．愛上FPGA開發(fā)--特權和你一起學NIOSII[M].北京：北航出版社，2011.[3]杜建國.VHDL硬件描述語言[M].北京：國防工業(yè)出版社，2004.[4]張衛(wèi)鋼.通信原理與通信技術[M].西安：電子工業(yè)大學出版社，2003.7.[5]饒世麟.編碼原理[M].長沙:國防科技大學，1981.[6]黃載祿，殷蔚華.通信原理[M].北京:科學出版社，2005.[7]仇佩亮.信息論與編碼[M].北京:高等教育出版社，2003.12.[8]戴善榮.信息論與編碼基礎[M].北京:機械工業(yè)出版社，2004.10.[9]余成波.信息論與編碼[M].重慶:重慶大學出版社，2002.7.[10]吳繼華，王誠.AlteraFPGA/CPLD設計-基礎篇[M].北京:人民郵電出版社，2005.[11]王金明.數(shù)字系統(tǒng)設計與VerilogHDL[M].北京:電子工業(yè)出版社，2005.9.[12]田耘，張延偉.無線通信FPGA設計[M].北京:電子工業(yè)出版社，2008.[13]賈世樓.信息論理論基礎[M].哈爾濱:工業(yè)大學出版社，2001.1.[14]潘松，黃繼業(yè).EDA技術與VHDL[M].北京:清華大學出版社，2009.9.[15]BerrouC,GlavieuxA.Nearoptimumerror-correctingcodeanddecoding[J].IEEE.Tran.OnInformation,1996,44(10):1261-1271. 基于C8051F單片機直流電動機反饋控制系統(tǒng)的設計與研究基于單片機的嵌入式Web服務器的研究MOTOROLA單片機MC68HC（8）05PV8/A內(nèi)嵌EEPROM的工藝和制程方法及對良率的影響研究基于模糊控制的電阻釬焊單片機溫度控制系統(tǒng)的研制基于MCS-51系列單片機的通用控制模塊的研究基于單片機實現(xiàn)的供暖系統(tǒng)最佳啟停自校正（STR）調(diào)節(jié)器單片機控制的二級倒立擺系統(tǒng)的研究基于增強型51系列單片機的TCP/IP協(xié)議棧的實現(xiàn)基于單片機的蓄電池自動監(jiān)測系統(tǒng)基于32位嵌入式單片機系統(tǒng)的圖像采集與處理技術的研究基于單片機的作物營養(yǎng)診斷專家系統(tǒng)的研究基于單片機的交流伺服電機運動控制系統(tǒng)研究與開發(fā)基于單片機的泵管內(nèi)壁硬度測試儀的研制基于單片機的自動找平控制系統(tǒng)研究基于C8051F040單片機的嵌入式系統(tǒng)開發(fā)基于單片機的液壓動力系統(tǒng)狀態(tài)監(jiān)測儀開發(fā)模糊Smith智能控制方法的研究及其單片機實現(xiàn)一種基于單片機的軸快流CO〈,2〉激光器的手持控制面板的研制基于雙單片機沖床數(shù)控系統(tǒng)的研究基于CYGNAL單片機的在線間歇式濁度儀的研制基于單片機的噴油泵試驗臺控制器的研制基于單片機的軟起動器的研究和設計基于單片機控制的高速快走絲電火花線切割機床短循環(huán)走絲方式研究基于單片機的機電產(chǎn)品控制系統(tǒng)開發(fā)基于PIC單片機的智能手機充電器基于單片機的實時內(nèi)核設計及其應用研究基于單片機的遠程抄表系統(tǒng)的設計與研究基于單片機的煙氣二氧化硫濃度檢測儀的研制基于微型光譜儀的單片機系統(tǒng)單片機系統(tǒng)軟件構件開發(fā)的技術研究基于單片機的液體點滴速度自動檢測儀的研制基于單片機系統(tǒng)的多功能溫度測量儀的研制基于PIC單片機的電能采集終端的設計和應用基于單片機的光纖光柵解調(diào)儀的研制氣壓式線性摩擦焊機單片機控制系統(tǒng)的研制基于單片機的數(shù)字磁通門傳感器基于單片機的旋轉變壓器-數(shù)字轉換器的研究基于單片機的光纖Bragg光柵解調(diào)系統(tǒng)的研究單片機控制的便攜式多功能乳腺治療儀的研制基于C8051F020單片機的多生理信號檢測儀基于單片機的電機運動控制系統(tǒng)設計Pico專用單片機核的可測性設計研究基于MCS-51單片機的熱量計基于雙單片機的智能遙測微型氣象站MCS-51單片機構建機器人的實踐研究基于單片機的輪軌力檢測基于單片機的GPS定位儀的研究與實現(xiàn)基于單片機的電液伺服控制系統(tǒng)用于單片機系統(tǒng)的MMC卡文件系統(tǒng)研制基于單片機的時控和計數(shù)系統(tǒng)性能優(yōu)化的研究基于單片機和CPLD的粗光柵位移測量系統(tǒng)研究單片機控制的后備式方波UPS提升高職學生單片機應用能力的探究基于單片機控制的自動低頻減載裝置研究基于單片機控制的水下焊接電源的研究基于單片機的多通道數(shù)據(jù)采集系統(tǒng)基于uPSD3234單片機的氚表面污染測量儀的研制基于單片機的紅外測油儀的研究96系列單片機仿真器研究與設計基于單片機的單晶金剛石刀具刃磨設備的數(shù)控改造基于單片機的溫度智能控制系統(tǒng)的設計與實現(xiàn)基于MSP430單片機的電梯門機控制器的研制基于單片機的氣體測漏儀的研究基于三菱M16C/6N系列單片機的CAN/USB協(xié)議轉換器基于單片機和DSP的變壓器油色譜在線監(jiān)測技術研究基于單片機的膛壁溫度報警系統(tǒng)設計基于AVR單片機的低壓無功補償控制器的設計基于單片機船舶電力推進電機監(jiān)測系統(tǒng)基于單片機網(wǎng)絡的振動信號的采集系統(tǒng)基于單片機的大容量數(shù)據(jù)存儲技術的應用研究基于單片機的疊圖機研究與教學方法實踐基于單片機嵌入式Web服務器技術的研究及實現(xiàn)基于AT89S52單片機的通用數(shù)據(jù)采集系統(tǒng)基于單片機的多道脈沖幅度分析儀研究