晶體管晶體管邏輯電路演示文稿

晶體管晶體管邏輯電路演示文稿2023/6/101當前第1頁\共有66頁\編于星期一\2點優(yōu)選晶體管晶體管邏輯電路當前第2頁\共有66頁\編于星期一\2點緒論在數(shù)字集成電路中，完成各種邏輯運算和變換的電路稱為邏輯電路，組成邏輯電路的基本單元是門電路和觸發(fā)器電路，觸發(fā)器電路基本上也是由各種門電路組成的，門電路是數(shù)字集成電路的基本單元，在雙極數(shù)字集成電路中，按照基本單元電路的工作特點的不同，大致可分為：飽和型邏輯集成電路(RTL,DTL,TTL,I2L)

抗飽和型邏輯集成電路(STTL)

非飽和型邏輯集成電路(ECL)

當前第3頁\共有66頁\編于星期一\2點

第一種實用的數(shù)字集成電路是電阻-晶體管耦合邏輯(RTL)電路，如圖所示，這是一種或非門，只要有一個輸入信號為高電平，輸出則為低電平，輸出低電平VOL≈0.2V，級連使用時輸出高電平為VOH≈1V，這種電路的特點是：速度較慢，負載能力和抗干擾能力差。VccV0Vi1Vi2Vi3Q1Q3Q2電阻-晶體管耦合邏輯(RTL)電路從TTL電路的發(fā)展歷史看，它是以提高速度、降低功耗(或降低電路的優(yōu)值，即延時功耗積)為主要目標，不斷改進電路的形式和工藝的過程。當前第4頁\共有66頁\編于星期一\2點

下圖是二極管-晶體管邏輯(DTL)電路，是一種與非門，只要有一個輸入信號為低電平，輸出就為高電平，只有當所有輸入端都是高電平時，輸出才為低電平。相對于RTL電路，它的負載能力和抗干擾能力都有所提高，但電路速度仍然較慢。Q2Q1DD1D2ViVCCV0二極管-晶體管邏輯(DTL)電路當前第5頁\共有66頁\編于星期一\2點簡易TTL與非門與非門ABCR1R2VCCVOB1B2T1T2ABCO00010011010101111001101111011110兩管單元TTL與非門當前第6頁\共有66頁\編于星期一\2點簡易TTL與非門ABCR1R2VCCVOB1B2T1T2

兩管單元TTL與非門工作原理R1R2VCCB1ABC4K4K4K4K幾個假設(shè)：1.發(fā)射極正向壓降，當晶體管正向工作時，取VbeF=0.7V，而當晶體管飽和時，取VbeS=0.7V.2.集電結(jié)正向飽和壓降，取VbcF=0.6~0.7V。3.晶體管飽和壓降，當T1管深飽和時，因Ic幾乎為零，取VceS＝0.1V，其余管子取VceS＝0.3V當前第7頁\共有66頁\編于星期一\2點簡易TTL與非門1.輸入信號中至少有一個為低電平的情況R1R2VCCB1ABC1VVOL=0.3VVOL=0.3VVB1=VBE1+VOL=0.3V+0.7V=1VVB1被嵌位在1VIB1=(VCC-1V)/R1

=5V-1V/4K=1mA4K4KIC1B2T2管截止,VOH=VCC-IOHR2輸出高電平時電路供給負載門的電流0.4VIOHT2管的集電結(jié)反偏，Ic1很小，滿足βIB1>Ic1，T1管深飽和，VOCS1=0.1V，VB2=0.4V當前第8頁\共有66頁\編于星期一\2點簡易TTL與非門2.輸入信號全為高電平R1R2VCCB1ABC1.4VVOH=5VVB1=VBC1+VBE2=0.7V+0.7V=1.4VVB1被嵌位在1.4V4K4KIC1B2VOH=5VT1管的發(fā)射結(jié)反偏,集電結(jié)正偏,工作在反向有源區(qū),集電極電流是流出的,T2管的基極電流為:IB2=-IC1=IB1+bIB1≈IB1（b<0.01)IB1=(VCC-VB1)/R1

=5V-1.4V/4K=0.9mA∴IB2≈0.9mAT2管飽和，T2管的飽和電壓VCES=0.3V∴VOL=0.3V當前第9頁\共有66頁\編于星期一\2點ABCR1R2VCCVOB1B2T1T20.7VT1管工作在反向放大區(qū)假設(shè):?F=20,?R=0.02IB1=(VCC-VB1)/R1

=5V-1.4V/4K=0.9mA-IE1=?RIB1=0.02*0.9=0.018mA-IC1=(?R+1)IB1=0.918=IB2假設(shè)T2管工作在正向放大區(qū)在R2上產(chǎn)生的壓降為18mA*4K=72V4K4K不成立當前第10頁\共有66頁\編于星期一\2點

兩管單元TTL與非門的靜態(tài)特性電壓傳輸特性VO(V)VOHVOLQ1Vi(V)Q2Q1,Q2

截止區(qū)

過渡區(qū)

導通區(qū)VOH:輸出電平為邏輯”1”時的最大輸出電壓VOL:輸出電平為邏輯”0”時的最小輸出電壓VIL:仍能維持輸出為邏輯”1”的最大輸入電壓VIH:仍能維持輸出為邏輯”0”的最小輸入電壓VILVIH當前第11頁\共有66頁\編于星期一\2點噪聲抑制與噪聲容限VOHVOLVILVOHVIHVOL噪聲最大允許電壓噪聲最小允許電壓當前第12頁\共有66頁\編于星期一\2點噪聲抑制與噪聲容限高噪聲容限低噪聲容限不定區(qū)VIHVIL"1""0"VOHVOLVNMHVNMLGateOutputGateInputVNML=VIL-VOLVNMH=VOH-VIH當前第13頁\共有66頁\編于星期一\2點2023/6/10有效低電平輸出Vin輸入低電平有效范圍0VIL有效高電平輸出Vout輸入高電平有效范圍VIHVDD過渡區(qū)VOHVOL噪聲噪聲幅值＋VOL<VIL噪聲幅值<VIL-VOL高電平噪聲噪聲幅值＋VIH<VOH噪聲幅值<VOH-VIH低電平NMH=VOH-VIHNML=VIL-VOL噪聲抑制與噪聲容限高噪聲容限低噪聲容限當前第14頁\共有66頁\編于星期一\2點2023/6/102.抗干擾能力VO(V)VOHVOLVi(V)VILVIHVO(V)VOHVOLVi(V)VILVIHVO(V)VOHVOLVi(V)VILVIH當前第15頁\共有66頁\編于星期一\2點2023/6/10VO(V)VOHVOLVi(V)VILVIHVLVNMH=VOH-VIHVNML=VIL-VOLVNMLVNMH當前第16頁\共有66頁\編于星期一\2點2023/6/10VA:00.6V;>0.6V;0.6VVNMH=VOH-VIHVNML=VIL-VOLVNML=0.6V-0.3V=0.3V兩管單元非門的噪聲容限AR1R2VCCVOB1B2T1T2當前第17頁\共有66頁\編于星期一\2點2023/6/10簡易TTL與非門R1R2VCCB1ABC1VVOL=0.3VVOL=0.3VVB1=VBE1+VOL=0.3V+0.7V=1VVB1被嵌位在1VIB1=(VCC-1V)/R1

=5V-1V/4K=1mA4K4KIC1B2T2管截止,VOH=VCC-IOHR2輸出高電平時電路供給負載門的電流0.4VIOH2.負載能力當前第18頁\共有66頁\編于星期一\2點2023/6/10

兩管單元TTL與非門的靜態(tài)特性-負載能力...能夠驅(qū)動多少個同類負載門正常工作NN扇出當前第19頁\共有66頁\編于星期一\2點2023/6/10ABCR1R2VCCB1B2T1T24K4K1.求低電平輸出時的扇出解：負載電流IC=NNIILVCCVOT1T24K4KVCCVOT1T24K4K。。。IILN個ICIILIIL=(VCC-VBES)/R1=(5V-0.7V)/4K≈1.1mA解得：NN≈3當前第20頁\共有66頁\編于星期一\2點2023/6/10ABCR1R2VCCB1B2T1T24K4K2.求高電平輸出時的扇出要求保證輸出高電平≥3V解：負載電流IC=NNIIHVCCVOT1T24K4KVCCVOT1T24K4K。。。IIHN個ICIIHIIH=-IE=0.018mAVOH=VCC-ICR2≥3VNN=25＝25當前第21頁\共有66頁\編于星期一\2點2023/6/10ABCR1R2VCCVOB1B2T1T2

兩管單元TTL與非門的靜態(tài)特性3.直流功耗P=ICC*VCC靜態(tài)功耗：電路導通和截止時的功耗1.空載導通電源電流ICCL:2.空載截止電源電流ICCH:3.電路

平均靜態(tài)功耗：4K4K當前第22頁\共有66頁\編于星期一\2點2023/6/1023ABCR1R2VCCVOB1B2T1T2簡易TTL與非門的缺點1.輸入抗干擾能力小2.電路輸出端負載能力弱3.IB2太小，導通延遲改善小四管單元與非門當前第23頁\共有66頁\編于星期一\2點4.1.1標準TTL與非門(四管單元)圖4.1所示的電路就是標準的四管單元TTL與非門電路，也是54/74系列電路的基本單元。電路的特點是：當輸出端由低電平轉(zhuǎn)向高電平時，也就是Q2由導通轉(zhuǎn)向截止、Q1由截止轉(zhuǎn)向?qū)ǖ倪^程，在此過程中Q1可反抽Q2基區(qū)中的過剩載流子，使電路的平均傳輸延遲時間tpd下降，從而提高了電路的工作速度。輸出級采用圖騰柱結(jié)構(gòu)(Q3-D和Q5輪流導通)，使電路的功耗較低。電路的優(yōu)值(延時功耗積)tpdPD=100pJ。4.1一般的TTL與非門當前第24頁\共有66頁\編于星期一\2點2023/6/10ABCR1R2VCCVOB1B2T1T2T3T5T2管使電路低電平噪聲容限VNML提高了一個結(jié)壓降，因此電路抗干擾能力增強。T3、T5構(gòu)成推挽輸出（又稱圖騰柱輸出），使電路負載能力增強。T5基極驅(qū)動電流增大，電路導通延遲得到改善。ABCR1R2VCCVOB1B2T1T2電平移位作用R3R4180當前第25頁\共有66頁\編于星期一\2點圖4.1標準54,74(T1000)系列TTL與非門ViR14KΩR21.6KΩR5130ΩR31KΩQ1DQ3Q5Q2VCC=5VV0當前第26頁\共有66頁\編于星期一\2點2023/6/10ABCR1R2VCCVOB1B2T1T2T5電路導通時，T2、T5飽和VO=VOL這時，T2管的集電極和輸出之間的電位差為：VC2-VO=VCES2+VBES5-VCES5≈VBES5=0.8VT5和D不能同時導通D起了電平移位的作用R5T3當前第27頁\共有66頁\編于星期一\2點該電路的電壓傳輸曲線如圖4.2所示。由圖可見，當輸入端電平低于0.55時，輸出始終為高電平，當輸入端電平＞0.55后，輸出電平開始下降；當輸入電平＞1.35時，輸出為低電平(VOL=VCES5)。輸入電平在0.55～1.25之間時，輸出電平從B到C，時間由R2/R3決定。0123410.55231.35VABC斜率＝－R2/R3EV0/VVOL=VCES50.10.651.351.45Vi/VVB2/V圖4.2四管單元TTL與非門電壓傳輸特性VOH當前第28頁\共有66頁\編于星期一\2點由于Q5的集電極與二極管D的負極電位相同，所以在版圖設(shè)計時，可將Q5和D設(shè)計成一個復合管，共用一個隔離島，如圖所示。圖4.3Q5-D的復合版圖和剖面圖N+N+N+PPP+P+N-epiN+-BLP-SUPEBCD-CD+當前第29頁\共有66頁\編于星期一\2點4.1.254H/74H五管單元TTL與非門對于圖4.1所示的四管單元與非門電路，由于輸出端從低電平向高電平轉(zhuǎn)換的瞬間，從電源經(jīng)R5,Q3,D到Q5有瞬態(tài)大電流流過，因此在二極管D上就有大量的存儲電荷，因沒有泄放回路只能靠二極管本身的復合而消失，所以使該電路的開關(guān)速度受到影響。圖4.4所示的五管單元與非門電路采用以下措施來提高電路的速度和增強電路的負載能力。用Q3,Q4構(gòu)成的達林頓管代替Q3和D。在輸出低電平時，由于VCB4=VCE3＞0,Q4不會進入飽和，所以Q4導通時基區(qū)的存儲電荷就會明顯減少；另外Q4的當前第30頁\共有66頁\編于星期一\2點ViR12.8KΩR2760ΩR558ΩR3470ΩQ1Q4Q5Q2VCC=5VV0R44kΩQ3圖4.454H74H(T2000)系列TTL與非門當前第31頁\共有66頁\編于星期一\2點基極還設(shè)計有R4泄放電阻，可以在電路轉(zhuǎn)換時泄放存儲電荷，從而使電路的平均傳輸延遲時間tpd下降，工作速度提高。采用達林頓晶體管還可以使電流增益提高、輸出電阻減小，有利于對負載電容的充電，同樣能提高電路的速度，負載能力增加。電路中各個電阻的阻值均比四管單元電路的電阻阻值小，在同樣電源電壓情況下工作電流增大反而會使tpd,功耗增加(約為四管單元電路的2倍)。電壓傳輸曲線與四管單元電路類似。

輸入端的反向箝位二極管D可將輸入的負向過沖信號箝位在-0.8V左右，起輸入保護作用。當前第32頁\共有66頁\編于星期一\2點2023/6/10ABCR1R2VCCVOB1B2T1T2T5R5T3R1R2VCCVOB1B2T1T2T5R5T4ABT3T3、T4管構(gòu)成達林頓管，T4管不會進入飽和區(qū)反向時T4管的基極有泄放電阻，使電路的平均延遲時間下降四管單元TTL與非門五管單元TTL與非門當前第33頁\共有66頁\編于星期一\2點5管單元TTL與非門電路輸入級由多發(fā)射極晶體管T1和基極電組R1組成，它實現(xiàn)了輸入變量A、B、C的與運算輸出級：由T3、T4、T5和R4、R5組成其中T3、T4構(gòu)成復合管，與T5組成推拉式輸出結(jié)構(gòu)。具有較強的負載能力中間級是放大級，由T2、R2和R3組成，T2的集電極C2和發(fā)射極E2可以分提供兩個相位相反的電壓信號當前第34頁\共有66頁\編于星期一\2點2023/6/10TTL與非門工作原理輸入端至少有一個接低電平0.3V3.6V3.6V1V3.6VT1管:A端發(fā)射結(jié)導通，Vb1=VA+Vbe1=1V，其它發(fā)射結(jié)均因反偏而截止.5-0.7-0.7=3.6VVb1=1V,所以T2、T5截止,VC2≈Vcc=5V,T3：微飽和狀態(tài)。T4：放大狀態(tài)。電路輸出高電平為：5V當前第35頁\共有66頁\編于星期一\2點2023/6/10輸入端全為高電平3.6V3.6V2.1V0.3VT1:Vb1=Vbc1+Vbe2+Vbe5=0.7V×3=2.1V因此輸出為邏輯低電平VOL=0.3V3.6V發(fā)射結(jié)反偏而集電極正偏.處于反向放大狀態(tài)T2：飽和狀態(tài)T3：Vc2=Vces2+Vbe5≈1V，使T3導通，Ve3=Vc2-Vbe3=1-0.7≈0.3V，使T4截止。T5：飽和狀態(tài)，TTL與非門工作原理當前第36頁\共有66頁\編于星期一\2點輸入端全為高電平，輸出為低電平輸入至少有一個為低電平時，輸出為高電平由此可見電路的輸出和輸入之間滿足與非邏輯關(guān)系T1：反向放大狀態(tài)T2：飽和狀態(tài)T3：導通狀態(tài)T4：截止狀態(tài)T5：深飽和狀態(tài)T2：截止狀態(tài)T3：微飽和狀態(tài)T4：放大狀態(tài)T5：截止狀態(tài)TTL與非門工作原理當前第37頁\共有66頁\編于星期一\2點4.1.3六管單元TTL與非門從以上兩種與非門電路的電壓傳輸曲線(圖4.2)可以看出，當0.55＜Vi＜1.25時，存在從B-C的過渡區(qū)，這主要是輸出管Q5的基極回路由電阻R3構(gòu)成，在Q2開始導通時，IE2并不是很大，IE2R3還不能是Q5完全導通，需要一段時間延遲，所以就出現(xiàn)曲線的B-C段。此現(xiàn)象的存在使電路的抗干擾能力下降。為了解決上述問題，在圖4.5所示的六管單元與非門電路中，用RB,RC,Q6泄放網(wǎng)絡(luò)代替R3。RB的存在使Q6管比Q5管晚導通，所以Q2管的發(fā)射極電流IE2全部流入Q5管的基極，使Q2管和Q5管幾乎同時導通，從而改善了電壓傳輸特性(見圖4.6)。當前第38頁\共有66頁\編于星期一\2點圖4.5六管單元與非門電路ViR12.8KΩR2760ΩR558ΩRB500ΩQ1Q4Q5Q2VCC=5VV0R43.5kΩQ3Q6RC250Ω3.53.02.51.50.51.02.00.51.52.53.5Vi/VV0/VVcc=5VTA=25℃圖4.6六管單元電壓傳輸特性取代R3的泄放回路當前第39頁\共有66頁\編于星期一\2點當Q5導通且飽和后，Q6也逐漸導通進入飽和，對Q5管進行分流，使Q5管的飽和度變淺(所以這種電路又稱為淺飽和電路或抗飽和電路)。由于Q5管工作在淺飽和狀態(tài)，超量存儲電荷相應(yīng)減小，因而Q5退出飽和的速度得到提高。在截止瞬態(tài)，由于Q6管的基極沒有泄放回路，完全靠自身的復合消除存儲電荷，所以Q6管比Q5晚截止，使Q5管有一個很好的泄放回路而很快脫離飽和，提高了電路的速度。可以看出，以泄放回路代替電阻R3，可明顯改善電路的電壓傳輸特性，提高了電路的抗干擾能力和工作速度。當前第40頁\共有66頁\編于星期一\2點另外，由于這種電路結(jié)構(gòu)對溫度變化和工藝上電流增益b的離散性都有一定的自調(diào)整作用,使得Q5管的飽和深度比較穩(wěn)定，所以也能改善電路的瞬態(tài)特性和負載能力的溫度特性，從而減少了工藝離散性對電路的影響。由于六管單元與非門電路具有以上諸多優(yōu)點，所以被廣泛應(yīng)用。在圖4.5所示的六管單元電路中，除Q4不是工作在飽和方式以外，其它5只晶體管均工作在飽和工作方式。當前第41頁\共有66頁\編于星期一\2點TTL與非門工作速度存在問題：TTL門電路工作速度相對于MOS較快，但由于當輸出為低電平時T5工作在深度飽和狀態(tài)，當輸出由低轉(zhuǎn)為高電平，由于在基區(qū)和集電區(qū)有存儲電荷不能馬上消散，而影響工作速度。改進型TTL與非門可能工作在飽和狀態(tài)下的晶體管T1、T2、T3、T5都用帶有肖特基勢壘二極管（SBD）的三極管代替，以限制其飽和深度，提高工作速度當前第42頁\共有66頁\編于星期一\2點2023/6/10n-epiP-SiP+P+Sn+Epn+Bn+-BLCB當前第43頁\共有66頁\編于星期一\2點4.2STTL和LSTTL電路4.2.1六管單元STTL與非門電路如果將六管單元中可能進入飽和的晶體管全部用肖特基箝位晶體管(SCT)代替，可進一步提高電路的工作速度。這就是六管單元STTL與非門電路。圖4.7為采用SBD箝位晶體管的54S/74S系列六管單元與非門電路。由圖可見，與一般TTL不同之處是以SBD箝位晶體管代替了除Q4以外的所有晶體管，由于SBD的箝位作用，從而使這些管子脫離了的深飽和工作狀態(tài)(減少了超量存儲電荷)，電路速度得到進一步提高。該電路的門延時tpd=3ns，功耗PD≈19mW(相對較大)，電路優(yōu)值約為60pJ。另外，采用SCT代替一般晶體管，其飽和壓降有所增加，輸出低電平增大。當前第44頁\共有66頁\編于星期一\2點ViR12.8KΩR2760ΩR558ΩRB500ΩQ1Q4Q5Q2VCC=5VV0R43.5kΩQ3Q6圖4.754S/74S(T3000)系列STTL與非門RC250Ω當前第45頁\共有66頁\編于星期一\2點4.2.2低功耗肖特基與非門電路(LSTTL)

由于STTL電路中R4的存在且比較小，使電路功耗較大，如果采用高阻值電阻和優(yōu)化的電路設(shè)計就可以有效降低功耗，實現(xiàn)低功耗的STTL電路，簡稱LSTTL，電路如圖4.8所示。

LSTTL電路實現(xiàn)了高速和低功耗的良好結(jié)合，是目前TTL系列電路中具有最佳延時功耗積的系列。與STTL與非門電路的不同之處如下：用SBD代替多發(fā)射極晶體管Q1作為輸入端；將Q4管的基極泄放電阻R4由接地改為接輸出端V0，并加上肖特基勢壘二極管D5和D6。

當前第46頁\共有66頁\編于星期一\2點ViR120KΩR28KΩR5120ΩRB1.5KΩQ4Q5Q2VCC=5VV0R44kΩQ3Q5D1D2D3D4圖4.854LS/74LS(T4000)系列TTL與非門電路D5D6RC3KΩDTL輸入方式當前第47頁\共有66頁\編于星期一\2點LSTTL電路的基本特點：采用高阻值電阻使功耗PD下降為標準TTL門電路的1/5左右；用R1,D1,D2組成以SBD為輸入端的DTL電路。具有以下優(yōu)點：高電平時的輸入電流變??；由于SBD是多子器件，所以速度快；因為SBD的擊穿電壓較高(10～15V)，所以可將不用的輸入端直接接Vcc，而不用通過電阻接Vcc，使用方便。R4由接地改為接輸出端后，通過R4的電流變小，所以電路功耗下降；在高電平輸出時，IR4可成為輸出電流的一部分，提高了高電平輸出的負載能力。當前第48頁\共有66頁\編于星期一\2點增加二極管D5、D6后，電路速度得到提高。D5的作用是在電路導通瞬間反抽Q4管基區(qū)的儲存電荷，使輸出電平迅速下降。D6的作用是降低高電平向低電平轉(zhuǎn)化時的傳輸時間，當VC2下降比VOH快，且VOH-VC2＞0.4V時，D6導通，而通過D5,D6的電流又通過Q2放大去驅(qū)動Q5管，加速了Q5管的導通，提高了電路速度。采用離子注入、薄層外延等新技術(shù)和對通隔離、深N+集電極接觸等工藝，可減小器件的尺寸和寄生效應(yīng)，提高電路的速度和集成度。

LSTTL的不足之處是電路的閾值電壓VTH較低，使低電平噪聲容限下降。當前第49頁\共有66頁\編于星期一\2點4.3LSTTL門電路的邏輯擴展在TTL電路中，與非門電路是大量生產(chǎn)和使用的門電路。但在實際應(yīng)用中往往需要的是各種門電路而不僅僅是與非門電路。為了解決實際應(yīng)用的需要，一方面在TTL與非門中增加擴展器，用以增加輸入端(“與”擴展器)和實現(xiàn)邏輯功能擴展(“與或”控制器)；另一方面生產(chǎn)其它邏輯功能的TTL門電路(如或非門、與或非門、與門、或門、異或門等)。同一種門又可按輸出結(jié)構(gòu)不同而分為基本門、集電極開路(OC)門，三態(tài)[3S(thirdstatelogicgate)]門等，一般這些電路都是按系配套的。以下僅介紹OC門當前第50頁\共有66頁\編于星期一\2點4.3.1OC門標準系列的TTL與非門不能直接連接在一起(如圖4.9(a)所示)實施“線與”，因為此時兩個輸出高電平的與非門(G1,G2)的輸出電流一起灌進了輸出低電平的與非門G3的輸出管Q5(見圖4.8)，這樣，一方面過量電流會燒壞Q5管，另一方面會使G1,G2門的輸出高電平下降，G3門的輸出低電平上升，甚至造成邏輯混亂。所以標準系列的圖騰柱輸出限制了它的“線與”功能，而采用OC門結(jié)構(gòu)就可以解決以上存在的問題。當前第51頁\共有66頁\編于星期一\2點&G1BA&G2DC&G3FEVOLVOHVOHIOLYVcc(a)一般與非門&BA&DC&FEVOLVOHVOHIOLYVcc(b)OC與非門圖4.9與非門的線與使用當前第52頁\共有66頁\編于星期一\2點OC門結(jié)構(gòu)是把標準系列與非門中的高電平輸出驅(qū)動級去掉，直接由輸出管Q5的集電極輸出，其電路和邏輯符號如圖4.10所示。17KΩ8KΩQ5Q2VCCAB圖4.10OC門YYAB&當前第53頁\共有66頁\編于星期一\2點由圖4.9和4.10可以看出，當任何一個或全部門的輸出管Q5飽和時，輸出電平被下拉為低電平，得到高電平的惟一方法是所有門的輸出管Q5都截止。所以“線與”是指各個OC門輸出端相“與”，而不是全部OC門各輸入端的相“與”。多個OC門可以掛在同一根總線上進行數(shù)據(jù)傳輸，當某個OC門的控制電平A(或B)為低電平時，該OC門的輸出管Q5才處于截止狀態(tài)，不傳輸數(shù)據(jù)，相當于此級對母線不其作用，僅當控制電平為高電平時，才將本級輸入信號發(fā)送至總線上。OC門與一般與非門相比，由于缺乏Q3、Q4輸出驅(qū)動，所以電路速度慢，負載能力差。當前第54頁\共有66頁\編于星期一\2點4.5中大規(guī)模集成電路中的簡化邏輯門4.5.1簡化邏輯門中大規(guī)模集成電路中的邏輯門可分為三類：輸入門、內(nèi)部門和輸出門。輸入門與輸入端直接相連，所以會受外部電路的直接干擾，輸入門的輸出與內(nèi)部相連，所以負載是固定的，受到的干擾也較小，所以對輸入門的要求是輸入阻抗要高，抗干擾能力要強。輸出門與輸出端相連，直接驅(qū)動外部負載，所以要求輸出門的負載能力要強。內(nèi)部門的特點是數(shù)量大、功耗低、電路簡單。由于內(nèi)部門不與外部直接相連，所以不受外部干擾，因而允許噪聲容限低。另外內(nèi)部門的負載數(shù)少、且固定，所以輸出驅(qū)動電路可以簡化。不需要高電當前第55頁\共有66頁\編于星期一\2點平輸出管(達林頓管)和低電平輸出管Q5，而把分相管Q2兼作輸出級。其電路如圖4.16和4.17所示。R1R2Q2Q1VCCV0Vi1Vin···R1R2Q2Q1VCCV0Vi1Vin···D(a)低閾值(b)高閾值圖4.16兩管單元簡化與非門當前第56頁\共有66頁\編于星期一\2點R1R2Q2Q1VCCV0Vi1Vin···IFR31KΩQ5I0LIB5C2圖4.17三管單元與非門當前第57頁\共有66頁\編于星期一\2點4.5.2單管邏輯門