HDL編程基礎(chǔ)課件

廖義奎EDA技術(shù)1第10章FPGA

VerilogHDL編程基礎(chǔ)2本次課內(nèi)容10.7always過(guò)程10.8賦值10.9行為描述310.7always過(guò)程

VerilogHDL中并沒(méi)有進(jìn)程的概念，但卻有與進(jìn)程相同功能的三種過(guò)程，分別是assign、always和模塊實(shí)例，這三種在執(zhí)行的方式上與進(jìn)程一樣，在過(guò)程之間是并行執(zhí)行的。模塊實(shí)例已在前面介紹過(guò)，assign將在賦值一節(jié)中介紹。這一節(jié)將介紹always過(guò)程。410.7.1always過(guò)程always過(guò)程相當(dāng)于一個(gè)進(jìn)程，即always塊與always塊之間是并行工作的，而塊內(nèi)就順利執(zhí)行的。always塊的執(zhí)行，由敏感信號(hào)列表中的信號(hào)觸發(fā)，就像是由一個(gè)中斷信號(hào)觸發(fā)一個(gè)中斷處理程序一樣。5always過(guò)程的格式如下：always@(敏感信號(hào)列表)begin

賦值語(yǔ)句分支語(yǔ)句循環(huán)語(yǔ)句任務(wù)、函數(shù)調(diào)用

end6對(duì)于always過(guò)程，具有如下特點(diǎn)：（1）重復(fù)多次執(zhí)行的語(yǔ)句，是編寫(xiě)觸發(fā)器、同步設(shè)計(jì)中最常用的語(yǔ)句，也是仿真中產(chǎn)生時(shí)鐘常用的語(yǔ)句。（2）可以認(rèn)為always塊是響應(yīng)事件的處理程序。（3）always塊內(nèi)的程序是順利執(zhí)行的。always塊內(nèi)的順序執(zhí)行與阻塞式賦值語(yǔ)句在功能上基本相同，但在用法上有點(diǎn)差別。7對(duì)于always過(guò)程，需要注意如下幾點(diǎn)：（1）always語(yǔ)句通常對(duì)數(shù)字電路中的一組反復(fù)執(zhí)行的活動(dòng)進(jìn)行建模，它類(lèi)似于軟件語(yǔ)言中的一個(gè)無(wú)限循環(huán)，從硬件的角度而言，它真實(shí)地反映了電路在加電后的連續(xù)反復(fù)運(yùn)行的狀態(tài)。（2）“begin-end”之間的語(yǔ)句稱(chēng)為塊語(yǔ)句，其中的語(yǔ)句是按照串行方式順序執(zhí)行的。8（3）@(敏感信號(hào)列表)是可選的，敏感信號(hào)列表列出了觸發(fā)條件，只有當(dāng)觸發(fā)條件滿(mǎn)足的時(shí)候，后面的“begin-end”語(yǔ)句塊才會(huì)執(zhí)行，當(dāng)有多個(gè)觸發(fā)條件的時(shí)候，觸發(fā)條件之間用“or”或者逗號(hào)“，”分開(kāi)，具體的格式如下：

@(觸發(fā)條件1，觸發(fā)條件2，……，觸發(fā)條件N)910.7.2觸發(fā)方式

Verilog觸發(fā)方式分為電平觸發(fā)、邊沿觸發(fā)兩種：（1）電平觸發(fā)如圖10.7所示。

在Verilog中，電平觸發(fā)方式比較少用。（2）邊沿觸發(fā)如圖10.8所示。

10上升沿與下降沿都觸發(fā)，從功能上看，與電平觸發(fā)效果一樣，所以也有人把這種方式叫做電平觸發(fā),但如果從嚴(yán)格意義上看，還是不太一樣。例如：

always@(CLK)a<=b

以上語(yǔ)句指當(dāng)CLK的值改變時(shí)就把b指定(Assign)給a，即@(CLK)將在CLK的上升沿或下降沿時(shí)，都觸發(fā)。11邊沿觸發(fā)在Verilog中又分為兩種：（1）上升沿觸發(fā)如圖10.9所示，用關(guān)鍵字posedge描述；例如：

always@(posedgeCLK)

cntr<=cntr+1以上語(yǔ)句指當(dāng)CLK的上升沿時(shí)，將cntr的值加1。

12（2）下降沿觸發(fā)如圖10.10所示，用negedge描述。例如：always@(negedgeCLK)

cntr<=cntr+1以上語(yǔ)句指當(dāng)CLK的下降沿時(shí)，將cntr的值加1。在每一個(gè)always過(guò)程中只能有一種觸發(fā)條件存在于敏感信號(hào)列表中，最好不要混合使用。在時(shí)序電路中always塊通常是用時(shí)鐘邊沿觸發(fā)。

1310.7.3事件及敏感信號(hào)列表在VerilogHDL的always模塊中，有四種事件,即上面介紹的四種觸發(fā)方式產(chǎn)生的事件，分別是電平觸發(fā)事件、上升沿觸發(fā)事件（posedge）、下降沿觸發(fā)事件（negedge）和用戶(hù)自定義事件。電平觸發(fā)事件一般用于邏輯電路建模之中，只要信號(hào)的電平發(fā)生改變，都將觸發(fā)電平事件，使用方法如下：always@(a,b);或者寫(xiě)成：always@(aorb);14上升沿觸發(fā)事件和下降沿觸發(fā)事件一般用于同步電路（例如觸發(fā)器、寄存器及鎖存器等）建模，使用方法如下：always@(posedge

clk);//上升沿觸發(fā)事件always@(negedge

clk);//下降沿觸發(fā)事件也可以對(duì)多個(gè)事件起作用，例如：always@(posedge

clk，posedgea);152001版本支持的always敏感信號(hào)列表方式always@(aorborc)中的or可用”,”代替，例如：

always@(a,b,c)always中所有的輸入信號(hào)都是敏感信號(hào)，則可以用@*表示，例如：

always@*

VerilogHDL允許使用者自行聲明一個(gè)事件，事件的聲明以event作為標(biāo)識(shí)符。QuartusII中支持自定義事件的綜合。16例如：

eventtransfer;always@(posedge

clk)if(condition_a)->transfer;always@(transfer)

dout<=data_from_fuifo

1710.8賦值VerilogHDL的賦值分為兩類(lèi)：一是持續(xù)賦值，二是過(guò)程賦值。1810.8.1持續(xù)賦值持續(xù)賦值是給wire類(lèi)型的變量賦值?？梢杂贸掷m(xù)賦值語(yǔ)句描述組合邏輯，代替用門(mén)電路的描述方式。持續(xù)賦值在過(guò)程塊外部使用。持續(xù)賦值只能在等式左邊有一個(gè)簡(jiǎn)單延時(shí)說(shuō)明。持續(xù)賦值一般多用于組合邏輯電路的設(shè)計(jì)。19語(yǔ)法：<assign>[#delay][strength]<net_name>=<expressions>例如：wireout;assignout=in_data_a｜in_data_b;//也可以不經(jīng)assign而用wire直接指定，這種方式較為簡(jiǎn)捷

wireout=in_data_a｜in_data_b;

20過(guò)程賦值是給寄存器類(lèi)型的變量賦值。寄存器類(lèi)型包括reg、integer、real、time等。這些值在被賦值之后將保持不變，直到被其它的過(guò)程語(yǔ)句賦予新值為止，而assign語(yǔ)句的賦值對(duì)象只能是線(xiàn)網(wǎng)類(lèi)型(wire)，而且它的值連續(xù)不斷地變化。

21過(guò)程賦值多用于時(shí)序邏輯電路的設(shè)計(jì)。過(guò)程賦值分為阻塞式賦值與非阻塞式賦值。非阻塞式語(yǔ)句主要用于時(shí)序器件，阻塞式語(yǔ)句主要用于組合邏輯。2210.8.2阻塞式賦值在順序模塊內(nèi)，某條語(yǔ)句未執(zhí)行完之前，不會(huì)執(zhí)行下一條語(yǔ)句。阻塞式賦值語(yǔ)句符號(hào)是“=”。下面通過(guò)兩個(gè)例子來(lái)加深對(duì)阻塞式賦值的理解。23示例10.7：moduleverilog_1(inputin1,in2,clk,outputregout);regtemp;always@(posedge

clk)begintemp=in1|in2;out=temp;endendmodule

24示例10.8：moduleverilog_1(inputin1,in2,clk,outputregout);regtemp;always@(posedge

clk)beginout=in1|in2;endendmodule

示例10.8綜合結(jié)果和示例1的綜合結(jié)果完全一樣。2510.8.3非阻塞式語(yǔ)句在順序模塊內(nèi)，某條語(yǔ)句的執(zhí)行并不阻塞下一條語(yǔ)句的執(zhí)行，即在這條語(yǔ)句執(zhí)行時(shí)，下一條語(yǔ)句也同時(shí)執(zhí)行。阻塞式賦值語(yǔ)句符號(hào)是“<=”。下面是采用非阻塞式語(yǔ)句的示例，該示例代碼形式與前面剛介紹的兩個(gè)例子相似，但綜合出來(lái)的結(jié)果卻不相同。26示例10.9：

moduleverilog_1(inputin1,in2,clk,outputregout);regtemp;always@(posedge

clk)begintemp<=in1|in2;out<=temp;endendmodule

27moduleverilog_1(inputin1,in2,clk,outputregout);regtemp;always@(posedge

clk)begintemp=in1|in2;out=temp;endendmodulemoduleverilog_2(inputin1,in2,clk,outputregout);regtemp;always@(posedge

clk)begintemp<=in1|in2;out<=temp;endendmodulemoduleverilog_3(inputin1,in2,clk,outputregout);regtemp;always@(posedge

clk)beginout=temp;temp=in1|in2;endendmodulemoduleverilog_4(inputin1,in2,clk,outputregout);regtemp;always@(posedge

clk)beginout<=temp;temp<=in1|in2;endendmodulemoduleverilog_5(inputin1,in2,clk,outputregout);regtemp;always@(clk)begintemp=in1|in2;out=temp;endendmodulemoduleverilog_6(inputin1,in2,clk,outputregout);regtemp;always@(in1,in2)begintemp<=in1|in2;out<=temp;endendmodule282910.9行為描述3010.9.1if條件語(yǔ)句條件語(yǔ)句由“ifelse”實(shí)現(xiàn)，它具有如下特點(diǎn)：（1）if語(yǔ)句只能在initial或always區(qū)塊內(nèi)使用；（2）可以嵌套使用；（3）在多個(gè)平行條件時(shí)，例如3－8譯碼器、七段譯碼器等程序中，用case比if好;31（4）一般情況下應(yīng)寫(xiě)完if語(yǔ)句，即寫(xiě)成ifelse的形式，以避免綜合出鎖存器；（5）if放在不同的層次上，將綜合出不同層次的電路;（6）如果在連續(xù)的if語(yǔ)句中沒(méi)有beginend，else句子將與離它最近的if句子匹配。3210.9.2case多路選擇語(yǔ)句實(shí)現(xiàn)多徑選擇。另外還有兩種增強(qiáng)的case語(yǔ)句casex、casez，支持1、0、x和z四種信號(hào)類(lèi)型。在casez語(yǔ)句中，出現(xiàn)在條件表達(dá)式和任意分支項(xiàng)表達(dá)式中的值z(mì)被認(rèn)為是無(wú)關(guān)值，出現(xiàn)z的那個(gè)位在比較時(shí)被忽略。在casex語(yǔ)句中，值x和z都被認(rèn)為是無(wú)關(guān)位。實(shí)際使用中，字符“?”可用來(lái)代替字符“z”。

casez和casex都用endcase結(jié)束。

3310.9.3if語(yǔ)句與case語(yǔ)句的比較時(shí)序上，如果是多重if語(yǔ)句，一般情況下一個(gè)if語(yǔ)句會(huì)綜合出一個(gè)邏輯比較電路，層次多了，延遲時(shí)間就長(zhǎng)。電路大小上，對(duì)于較少選擇項(xiàng)情況，用的if和case語(yǔ)句差別不是很大，有時(shí)是if語(yǔ)句電路大一些，有時(shí)是case大一些。但是，在選擇項(xiàng)非常多時(shí)，用case綜合出的電路要小一些。3410.9.4循環(huán)語(yǔ)句循環(huán)語(yǔ)句分為while、for、repeat、forever四種，必須在initial和always塊中才能使用。大多情況下，循環(huán)將由并行的硬件電路來(lái)實(shí)現(xiàn)，因此要注意循環(huán)的范圍。35示例10.10：moduleverilog_1(input[7:0]a,outputreg[7:0]y);integeri;always@(a)begin

for(i=0;i<7;i=i+1)begin

y[i]=~a[i]&a[i+1];endendendmodule

36下面是while語(yǔ)句應(yīng)用例子(示例10.11)moduleverilog_1(input[7:0]a,outputreg[7:0]y);integeri;always@(a)begini=0;

while(i<7)begin

y[i]=~a[i]&a[i+1];i=i+1;endendendmodule37下面是repeat語(yǔ)句應(yīng)用例子(示例10.12

)moduleverilog_1(input[7:0]a,outputreg[7:0]y);integeri;always@(a)begini=0;repeat(8)begin

y[i]=y[i]&a[i];i=i+1;endendendmodule

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無(wú)限循環(huán)語(yǔ)句，一般在仿真中用。如果要在電路綜合中實(shí)現(xiàn)一個(gè)無(wú)限循環(huán)的功能,該如何做?那當(dāng)然是用事件觸發(fā)方式，不用無(wú)限循環(huán)。無(wú)限循環(huán)可綜合出無(wú)限多個(gè)電路模塊，無(wú)限多的電路模塊如何做出來(lái)？39下面是forever語(yǔ)句應(yīng)用例子（示例10.13）moduleverilog_1(input[7:0]a,outputreg[7:0]y);initialbeginforevery[1]=a[2]&a[4];endEndmodule上述程序在quartus中綜合沒(méi)有報(bào)錯(cuò)，但沒(méi)有電路輸出。

4010.10VerilogHDL任務(wù)及函數(shù)定義4110.10.1函數(shù)

VerilogHDL中的函數(shù)與C語(yǔ)言等其它高級(jí)語(yǔ)言的功能與用法相似。函數(shù)要返回一個(gè)向量值，在函數(shù)定義時(shí)在函數(shù)名前說(shuō)明范圍。函數(shù)中需要多條語(yǔ)句時(shí)用begin和end。函數(shù)只能返回一個(gè)值，函數(shù)一經(jīng)調(diào)用就必須立即執(zhí)行，其內(nèi)部不能包含任何時(shí)序控制，函數(shù)可以調(diào)用函數(shù)，但不能調(diào)用任務(wù)，函數(shù)至少有一個(gè)輸入。語(yǔ)句：functionfname;//其它語(yǔ)句

Endfunction42下面是函數(shù)的一些特點(diǎn)：（1）函數(shù)定義中不能包含任何時(shí)序控制語(yǔ)句。（2）函數(shù)至少有一個(gè)輸入，不能包含任何輸出或雙向端口。（3）函數(shù)只返回一個(gè)數(shù)據(jù)，其缺省為reg類(lèi)型。（4）傳送到函數(shù)的參數(shù)順序和函數(shù)輸入?yún)?shù)的說(shuō)明順序相同。43（5）函數(shù)在模塊（module)內(nèi)部定義。（6）函數(shù)不能調(diào)用任務(wù)，但任務(wù)可以調(diào)用函數(shù)。（7）函數(shù)在Verilog中定義了一個(gè)新的范圍（scope)。（8）雖然函數(shù)只返回單個(gè)值，但返回的值可以直接給信號(hào)連接賦值。這在需要有多個(gè)輸出時(shí)非常有效。4410.10.2任務(wù)任務(wù)是一個(gè)與函數(shù)功能相似的子程序，一般在能用函數(shù)的地方，都可用任務(wù)代替。但是，任務(wù)的功能比函數(shù)強(qiáng)，用法更加靈活。語(yǔ)句：tasktname;//其它語(yǔ)句

endtask45下面是任務(wù)的一些特點(diǎn)：（1）任務(wù)與函數(shù)只能用于模塊內(nèi)，可以在塊內(nèi)定義和調(diào)用；（2）任務(wù)可以定義input和output；（3）任務(wù)內(nèi)可直接用if、for等語(yǔ)句，但不能用always語(yǔ)句；（4）任務(wù)一般需要在always塊內(nèi)調(diào)用；（5）任務(wù)可在調(diào)用前定義，也可在調(diào)用后定義；（6）每個(gè)任務(wù)調(diào)用的綜合一般都由一個(gè)電路實(shí)現(xiàn)，所以多個(gè)任務(wù)調(diào)用就需要多個(gè)電路塊。46

下面是一個(gè)使用任務(wù)的例子，在任務(wù)中定義輸入輸出端口，在模塊中調(diào)用該任務(wù)的方