第三章存儲系統(tǒng)二

第三章存儲系統(tǒng)二第一頁，共五十六頁，編輯于2023年，星期一1、單管MOS動態(tài)存儲單元電路(1)電路組成：一只MOS管T和一個電容C。電容C用來存儲電荷，控制管T用來控制充放電回路的通斷。(2)定義:當(dāng)電容C上充電至高電平,存入信息為1;當(dāng)電容C放電至低電平,存入信息為0。字線W

TCC’

位線D圖3.13單管MOS動態(tài)存儲單元第二頁，共五十六頁，編輯于2023年，星期一1、單管MOS動態(tài)存儲單元電路(3)工作原理

①寫入：字線W加高電平，T管導(dǎo)通。若要寫入1，位線D加高電平，D通過T對C充電，電容充有電荷呈高電平V1。若要寫入0，位線D加低電平，電容C通過T對D放電，呈低電平V0。

字線W

TCC’

位線D圖3.13單管MOS動態(tài)存儲單元第三頁，共五十六頁，編輯于2023年，星期一(3)工作原理

②保持：字線W加低電平，T管截止。

T管截止，使電容C基本沒有放電回路。電容上的電荷可以暫時保存約數(shù)毫秒，或維持無電荷的0狀態(tài)。但電容上的電荷總存在泄漏通路，所以需要每隔一定時間，對存儲內(nèi)容重寫一遍，即對存1的電容重新充電，稱為動態(tài)刷新。

圖3.13單管MOS動態(tài)存儲單元字線W

TCCD

位線D第四頁，共五十六頁，編輯于2023年，星期一③讀出：字線W為高電平，T管道通。原存“1”：電容C經(jīng)T向位線D放電，使D線電平升高；原存“0”：位線D通過T向電容C放電，D線電位將降低。因為讀操作后電容C上的電荷數(shù)量將發(fā)生變化，為“破壞性讀出“電路，需要信息讀出后重寫(或稱為再生)。重寫是隨機的。字線WTCCD

位線D圖3.13單管MOS動態(tài)存儲單元第五頁，共五十六頁，編輯于2023年，星期一116215314413512611710892116VBBDinWERASA0A2A1VDDVSSCASDoutA6A3A4A5VCCA0～A6：地址輸入線RAS：行地址選通信號線CAS：列地址選通信號線WE：讀寫控制信號Din：數(shù)據(jù)輸入線Dout：數(shù)據(jù)輸出線VSS：地VDD=+12VVCC=+5VVBB=-5V(2)內(nèi)部結(jié)構(gòu)圖3.3.4動態(tài)RAM芯片(DRAM)

2、動態(tài)RAM舉例(2116芯片)(1)外部引腳及功能(容量為16K×1位)

圖3.14DRAM芯片2116引腳圖第六頁，共五十六頁，編輯于2023年，星期一R/W控制行地址緩沖器列地址緩沖器行地址譯碼器64×128存儲陣列64×128存儲陣列128個輸出再生放大器數(shù)據(jù)輸入寄存器數(shù)據(jù)輸出寄存器I/O緩沖器A6A0DoutDinCASRASWE2116芯片(16K×1位)共16384個單管MOS存儲元電路排列成128×128的陣列,并將其分為兩組,每組為64行×128列.列譯碼器列譯碼器

圖3.152116邏輯結(jié)構(gòu)框圖第七頁，共五十六頁，編輯于2023年，星期一R/W控制行地址緩沖器列地址緩沖器行地址譯碼器64×128存儲陣列64×128存儲陣列128個輸出再生放大器數(shù)據(jù)輸入寄存器數(shù)據(jù)輸出寄存器I/O緩沖器A6A0DoutDinCASRASWE2116芯片16K的存儲器地址碼有14位,為節(jié)省地址線引腳,該芯片只用了7根地址線,采用分時復(fù)用技術(shù),分兩次把14位地址送入芯片.RAS將先出現(xiàn)的7位地址送至行地址緩沖器,CAS將后出現(xiàn)的7位列地址送至列地址緩沖器.列譯碼器列譯碼器圖3.152116邏輯結(jié)構(gòu)框圖第八頁，共五十六頁，編輯于2023年，星期一2選1多路選擇器12選1多路選擇器2。。。ADDRSELA3-0A10-7A6-4A13-112116RASCASA6-0DINDout1位WE圖3.16行/列地址轉(zhuǎn)換控制電路

圖中，ADDRSEL是行/列地址轉(zhuǎn)換控制信號。當(dāng)它為0時，地址碼的低7位A6-0通過多路選擇器；當(dāng)它為1時，地址碼的高7位A13-7通過多路選擇器。第九頁，共五十六頁，編輯于2023年，星期一R/W控制行地址緩沖器列地址緩沖器行地址譯碼器64×128存儲陣列64×128存儲陣列128個輸出再生放大器數(shù)據(jù)輸入寄存器數(shù)據(jù)輸出寄存器I/O緩沖器A6A0DoutDinCASRASWE行地址由行地址選通信號RAS送至行地址緩沖器，經(jīng)行地址譯碼器譯碼后128條行選擇線中的一條為高電平；接著，列地址由列地址選通信號CAS送至列地址緩沖器，經(jīng)列地址譯碼器譯碼后128條列選擇線中的一條為高電平。行、列交叉點的存儲單元被選中。列譯碼器列譯碼器圖3.152116邏輯結(jié)構(gòu)框圖第十頁，共五十六頁，編輯于2023年，星期一R/W控制行地址緩沖器列地址緩沖器行地址譯碼器64×128存儲陣列64×128存儲陣列128個輸出再生放大器數(shù)據(jù)輸入寄存器數(shù)據(jù)輸出寄存器I/O緩沖器A6A0DoutDinCASRASWE當(dāng)WE為高電平時，為讀操作，把14位地址所指定單元中的數(shù)據(jù)通過I/O緩沖器送到Dout端；當(dāng)WE為低電平時，為寫操作，DIN端的數(shù)據(jù)通過I/O輸入，經(jīng)I/O緩沖器寫入到指定單元中。列譯碼器列譯碼器圖3.152116邏輯結(jié)構(gòu)框圖第十一頁，共五十六頁，編輯于2023年，星期一············讀出再生放大器讀出再生放大器讀出再生放大器····……………····一行為128個存儲元件行選1行選2……64行地址選擇64行地址選擇圖3.17DRAM2116存儲陣列圖列選1列選2列選128I/O緩沖器輸入輸出DinDout128列地址選擇第十二頁，共五十六頁，編輯于2023年，星期一每根行選擇線控制128個存儲單元電路的字線；每根列選擇線控制讀出再生放大器與I/O緩沖器的接通，即控制數(shù)據(jù)的讀出與寫入。讀出時，行地址經(jīng)行地址譯碼器選中某一根行線，接通此行上的128個存儲電路中的MOS管，使電容存儲信息分別送到128個讀出再生放大器。讀出再生放大器的作用是對讀出信號進行放大并送回原電路。由于是破壞性讀出，經(jīng)讀出再生放大器的重寫可保持原有信息不變。當(dāng)列地址經(jīng)列譯碼器譯碼選中某根列線，接通相應(yīng)列控制門，將該列讀出放大器的信息送I/O緩沖器經(jīng)數(shù)據(jù)輸出寄存器輸出到DB。第十三頁，共五十六頁，編輯于2023年，星期一寫入時,首先將要寫的信息經(jīng)I/O緩沖器送入被列選的讀出再生放大器中,然后再寫入行、列同時被選中的存儲單元.

可知:當(dāng)某存儲單元被選中進行讀/寫操作時,該單元所在行的其余127個存儲電路也將在一個存取周期內(nèi)自動進行一次讀出再生操作.第十四頁，共五十六頁，編輯于2023年，星期一3.3.4動態(tài)RAM芯片(DRAM)3、DRAM的刷新①刷新的原因：電容電荷泄放會引起信息丟失。②刷新的定義：為維持DRAM存儲單元的存儲信息，通常每隔一個最大刷新周期就必須對存儲體中所有記憶單元的柵極電容補充一次電荷，即使許多記憶單元長期未被訪問也是如此，這個過程稱為刷新。

第十五頁，共五十六頁，編輯于2023年，星期一3.3.4動態(tài)RAM芯片(DRAM)3、DRAM的刷新③刷新方法：采用“讀出”方式單管動態(tài)RAM刷新過程：存儲器芯片本身有讀出后重寫的再生功能。以行為單位，讀出一行中全部單元的數(shù)據(jù)，經(jīng)信號放大后同時全部寫回。即設(shè)置刷新地址寄存器，提供刷新地址(刷新的行號)，發(fā)送行選通信號RAS給讀命令，即可刷新一行。然后，刷新地址計數(shù)器加1，每個計數(shù)循環(huán)對芯片各行刷新一遍。

④刷新間隔(最大刷新周期)：整個存儲器全部刷新一遍所允許的最大時間間隔，根據(jù)柵極電容上電荷的泄放速度決定。通常為2ms。第十六頁，共五十六頁，編輯于2023年，星期一

a)集中刷新方式(BurstRefresh)

在2ms(4000個存取周期)的刷新間隔內(nèi),前0-3872個周期內(nèi)進行讀寫或保持,后128個周期集中安排刷新操作.0123870387138723873399901讀/寫/保持刷新讀/寫tctctctctctctctctcXYZVW011273872讀/寫周期(1396us)128讀寫周期(64us)刷新周期（2ms）

⑤刷新方式

刷新周期:刷新一行所需時間,等于一個讀/寫(存取)周期.

設(shè)讀/寫周期(tm)為0.5us=500ns,若DRAM芯片的行數(shù)為128行,則刷新周期數(shù)=芯片行數(shù)=128,刷新時間=存儲矩陣行數(shù)×刷新周期周期序號地址序號圖3.18集中刷新時間安排示意圖第十七頁，共五十六頁，編輯于2023年，星期一b)分布式刷新(DistributedRefresh)

將每個存取周期分為兩部分,前半周期用于正常讀/寫/保持,后半期用于刷新,即將各個刷新周期分散地安排在各個讀寫周期內(nèi)進行.其優(yōu)點是控制簡單,主存工作沒有死時間;缺點是沒有充分利用所允許的最大刷新時間間隔,刷新過于頻繁,主存利用率低,工作速度約降低一半.R/WXR/WYR/WZR/WSR/WTR/WUR/WVREF0REF1REF2REF126REF127REF0REF1twrtrtc刷新周期128個系統(tǒng)周期（128us）圖3.19分布式刷新時間安排示意圖

優(yōu)點是刷新時間固定,存儲器讀/寫周期時間不受影響,存取速度較高;缺點為在集中刷新操作期間不能訪問存儲器,稱其為“死時間”.第十八頁，共五十六頁，編輯于2023年，星期一c)異步式刷新

按照芯片行數(shù)決定所需刷新周期數(shù),并分散安排在2ms的最大刷新周期中,即:

相鄰兩行的刷新間隔=最大刷新間隔時間÷行數(shù)在上例中每隔2ms/128=15.625us時間間隔刷新一次即可.取存取周期的整數(shù)倍,則每隔15.5us時間間隔刷新一次,在15.5us前15us(30個存取周期)用于正常的存儲器訪問,后0.5us用于刷新.優(yōu)點是兼有以上兩者的優(yōu)點,對主存的利用率和工作速度影響最小,死時間較短;缺點為控制上稍復(fù)雜.tc0.5us0.5ustc0.5usW/RW/RW/RW/RREFW/RW/RW/RW/RREF15.5usus15.5圖3.20異步式時間安排示意圖第十九頁，共五十六頁，編輯于2023年，星期一4.DRAM刷新中注意的幾個問題

(1)刷新對CPU是透明的；

(2)刷新地址通常是一行一行進行，每一行中各記憶單元同時被刷新，故刷新操作僅需要行地址，不需要列地址；

(3)刷新操作類似于讀出操作，但又有所不同。因為刷新操作僅對柵極電容補充電荷，不需要信息輸出。另外，刷新時不需要加片選信號，即整個存儲器的所有芯片同時被刷新；

(4)因為所有芯片同時被刷新，所以在考慮刷新問題時，應(yīng)從單個芯片的存儲容量著手，而不是從整個存儲器的容量著手，見下例。第二十頁，共五十六頁，編輯于2023年，星期一練習(xí)題：有一個16K×16的存儲器，用1K×4位的DRAM芯片(內(nèi)部結(jié)構(gòu)為64×16)構(gòu)成，設(shè)讀/寫周期為0.1us，問：采用異步刷新方式，如果最大刷新間隔不超過2ms，則相鄰兩行的刷新時間間隔是多少？對所有存儲單元刷新一遍所需的實際刷新時間是多少？解：采用異步刷新方式,在2ms時間內(nèi)分散地把芯片64行刷新一遍.

相鄰兩行的刷新間隔=最大刷新間隔/行數(shù)=2ms/64=31.25us,即可取刷新信號周期為31us.

對全部存儲單元刷新一遍所需的實際刷新時間=0.1us×64=6.4us

第二十一頁，共五十六頁，編輯于2023年，星期一5、動態(tài)存儲器與靜態(tài)存儲器的比較

(1)DRAM需要刷新；

(2)SRAM存取速度快、集成度低、功耗大、價格高，一般作容量不大的高速存儲器；DRAM集成度高、功耗小，但存取速度慢，一般用作主存；

(3)

共同特點是均為易失性存儲器。第二十二頁，共五十六頁，編輯于2023年，星期一(4)DRAM芯片和SRAM芯片的對外連接信號有所不同：

SRAM芯片(如Intel2114)

的引腳為：

地址線----Ai

數(shù)據(jù)線----I/Oi

片選線----CS

讀寫控制線---WE

電源線：Vcc---+5V，工作電源

GND---地DRAM芯片(如Intel2116)的引腳為：

地址線----Ai

數(shù)據(jù)線----Din和Dout

行地址選通線----RAS

列地址選通線---CAS

讀寫控制線---WE

電源線：Vcc---+5V，工作電源

GND---地注意：DRAM芯片地址線引腳只有一半；沒有CS引腳，在存儲器擴展時用RAS代替。第二十三頁，共五十六頁，編輯于2023年，星期一例：右圖是某存儲器芯片的引腳圖，回答:(1)此芯片的類型(RAM還是ROM)？它的容量是多少？(2)若地址線增加一根，存儲芯片的容量將增加多少？

(3)它是否需要刷新？為什么？VccCASDoutA7A6A5A4A3NCDinWERASA2A1A0GND圖3.21某存儲器芯片的引腳圖第二十四頁，共五十六頁，編輯于2023年，星期一練習(xí)：某DRAM芯片其容量為16K×1位，除電源端、刷新線和接地端外，該芯片的最小引腳數(shù)目應(yīng)為()。

A.16B.12C.18D.19

練習(xí)：動態(tài)RAM的刷新，是以()為單位進行的。

A.存儲單元

B.行

C.列

D.存儲位第二十五頁，共五十六頁，編輯于2023年，星期一

練習(xí)：試用Intel2116構(gòu)成64KX8bit的存儲器，該存儲器采用奇偶校驗。Intel2116的邏輯符號如下圖所示。(1)求共需要多少片2116芯片？(2)畫出存儲體連接示意圖；(3)寫出各芯片RAS*和CAS*的形成條件；(4)若芯片內(nèi)部存儲元排列成128X128的矩陣，芯片刷新周期2ms，采用異步刷新方式，問存儲器的刷新信號周期是多少？RAS*CAS*A6~A0WE*16KX1bitDinDout注意：因為DRAM芯片和SRAM芯片在結(jié)構(gòu)上的不同，所以用不同芯片進行容量擴充時，在存儲體連接方法、片選信號的邏輯表達式等方面也存在差異，見下例。第二十六頁，共五十六頁，編輯于2023年，星期一解題要點：(1)用DRAM芯片組成存儲器時，由于需要行/列轉(zhuǎn)換的硬件電路，故通常只畫存儲體的構(gòu)成，而不畫與CPU的連接;(2)DRAM芯片沒有片選信號CS，而用RAS*、CAS*兼作片選，需要寫出RAS*、CAS*的形成邏輯。解答:(1)16KX1位作9片位擴展得16KX9(存儲器采用奇偶校驗位)的小組；再用4組進行字?jǐn)U展得64KX9的存儲器。

第二十七頁，共五十六頁，編輯于2023年，星期一(2)地址范圍：起始地址末地址

第1小組：00000000000000000011111111111111

第2小組：01000000000000000111111111111111

第3小組：10000000000000001011111111111111

第4小組：11000000000000001111111111111111

(3)RAS*有效時，A6~0即行地址鎖存；CAS*遲后于RAS*有效，將A13~7鎖存。RAS*和CAS*應(yīng)分時出現(xiàn)且RAS*在先CAS*在后，分別與時間因素t1,t2有關(guān)。RAS*和CAS*的形成條件如下：

RAS0*=(A15*?A14*?t1)*RAS1*=(A15*?A14?t1)*RAS2*=(A15?A14*?t1)*RAS3*=(A15?A14?t1)*CAS0*=(A15*?A14*?t2)*CAS1*=(A15*?A14?t2)*CAS2*=(A15?A14*?t2)*CAS3*=(A15?A14?t2)*第二十八頁，共五十六頁，編輯于2023年，星期一16KX1123456789WE*RAS3*CAS3*A6~A0（A13~A7）16KX1WE*DoutD8~D0RAS2*CAS2*R/WDinWE*16KX116KX1RAS0*CAS0*RAS1*CAS1*WE*Y0Y1Y2Y3A14A15與與t1t2RAS0*CAS0*t2=t1+△t第二十九頁，共五十六頁，編輯于2023年，星期一6、RAM的奇偶校驗電路為檢測存儲過程中的錯誤，RAM中最常用的是奇偶校驗法。例：用DRAM4164芯片(64K×1位)

組成64KB存儲器的奇偶校驗電路如右圖所示。DINDOUT41641DINDINDOUTD7D0…89ABCDEFGH……圖3.22RAM的奇偶校驗電路。。。＆＆1XMEMREVENLS280ODDUODDRAMADDRSELI第三十頁，共五十六頁，編輯于2023年，星期一6、RAM的奇偶校驗電路該存儲器由9片4164組成，其中1～8片組成64K×8存儲器，第9片用來作奇偶校驗。

74LS280有9個輸入端

(A～I)和兩個互非的輸出端

(EVEN、ODD)。其作用是生成奇偶校驗位以及奇偶校驗。以奇校驗為例，當(dāng)輸入端1的個數(shù)為偶數(shù)時，EVEN為高電平，ODD為低電平；當(dāng)輸入端1的個數(shù)為奇數(shù)時，EVEN為低電平，ODD為高電平。DINDOUT41641DINDINDOUTD7D0…89ABCDEFGH……圖3.22RAM的奇偶校驗電路。。。＆＆1XMEMREVENLS280ODDUODDRAMADDRSELI第三十一頁，共五十六頁，編輯于2023年，星期一6、RAM的奇偶校驗電路

奇偶校驗(以奇校驗位例)的原理是：寫操作時(生成奇校驗位)，存儲器讀信號

XMEMR=1，使LS280的I輸入端為0，當(dāng)8位數(shù)據(jù)中1的個數(shù)為偶數(shù)時，在第9片4164的相應(yīng)單元寫入1，否則寫入0。DINDOUT41641DINDINDOUTD7D0…89ABCDEFGH……圖3.22RAM的奇偶校驗電路。。。＆＆1XMEMREVENLS280ODDUODDRAMADDRSELI第三十二頁，共五十六頁，編輯于2023年，星期一6、RAM的奇偶校驗電路

奇偶校驗(以奇校驗位例)的原理是：讀操作時(奇校驗)，存儲器讀信號

XMEMR=0，若所存的8位數(shù)據(jù)沒有發(fā)生讀錯誤，ODD=1，UODD=0；若發(fā)生讀錯誤，ODD=1，UODD=0。即UODD的輸出即可判斷有無奇偶錯誤。DINDOUT41641DINDINDOUTD7D0…89ABCDEFGH……圖3.22RAM的奇偶校驗電路。。。＆＆1XMEMREVENLS280ODDUODDRAMADDRSELI第三十三頁，共五十六頁，編輯于2023年，星期一3.3.4半導(dǎo)體只讀存儲器芯片半導(dǎo)體存儲器中的RAM為易失性存儲器,而ROM為非易失性存儲器.

1.掩模型只讀存儲器MROM(MaskedRead-OnlyMemory)MROM的內(nèi)容是半導(dǎo)體制造廠按用戶要求在芯片生產(chǎn)過程中將信息直接寫入且寫入后內(nèi)容無法改變.MROM中的記憶單元可采用二極管、電阻、MOS管等作為耦合元件.通常耦合處有元件表示存儲“1”信息,無元件表示存儲“0”信息.

第三十四頁，共五十六頁，編輯于2023年，星期一MROM例圖(32字X8位)

VC

A0

0

A1

W0

1W1

A4

31W31

D0D1D7地址譯碼器在以上矩陣中,在行和列的交點處,既可有耦合元件MOS管(存儲信息“1”),也可沒有(存儲信息“0”).圖3.23MROM例圖(32字X8位)第三十五頁，共五十六頁，編輯于2023年，星期一3.3.4半導(dǎo)體只讀存儲器芯片2.可編程(一次編程型)只讀存儲器PROM(ProgrammableRead-OnlyMemory)PROM產(chǎn)品出廠時,所有記憶單元均制成“0”

或“1”,用戶可以根據(jù)需要自行將其中某些記憶單元改為“1”(或改為“0”).

分為:破壞型和熔絲型.

對PROM的寫入是不可逆的,所以只能進行一次性寫入.第三十六頁，共五十六頁，編輯于2023年，星期一字地址譯碼器A0A1Vcc讀寫讀寫讀寫讀寫D0D1D2D3圖3.24熔絲型PROM原理圖熔絲未斷為1熔絲燒斷為0第三十七頁，共五十六頁，編輯于2023年，星期一3.3.4半導(dǎo)體只讀存儲器芯片

3.可擦可編程只讀存儲器EPROM(ErasableProgrammableROM)

能多次修改ROM中的內(nèi)容；分為紫外線擦除(UVEPROM)和電擦除(EEPROM)兩種；

UVEPROM需用紫外線照射,故只能整個芯片擦除,不能對存儲單元單獨擦除;EEPROM采用電氣方法,在聯(lián)機條件下實現(xiàn)局部/全局擦寫.

第三十八頁，共五十六頁，編輯于2023年，星期一3.3.4半導(dǎo)體只讀存儲器芯片

4.閃速存儲器(FlashMemory)1983年推出,在EPROM與EEPROM基礎(chǔ)上發(fā)展起來的新型電可擦除非揮發(fā)性存儲器件;

具有EPROM的集成度高的優(yōu)點,又有EEPROM電可擦除的特點;

目前唯一具有大容量、非易失性、價格低、可在線改寫和高速度(讀)等特性的存儲器.第三十九頁，共五十六頁，編輯于2023年，星期一小結(jié)：半導(dǎo)體存儲器包括半導(dǎo)體隨機存儲器(RAM)和半導(dǎo)體只讀存儲器(ROM)；

RAM多用MOS型電路組成,MOSRAM按電路結(jié)構(gòu)不同又分為靜態(tài)RAM(SRAM)和動態(tài)RAM(DRAM)；

RAM是可讀、可寫的存儲器,CPU可以對RAM的內(nèi)容隨機地讀寫訪問,但是易失性存儲器；ROM是只能隨機讀出而不能寫入的存儲器,用于存放不需改變的信息,如系統(tǒng)程序,非易失性存儲器；ROM結(jié)構(gòu)比RAM簡單、集成度高、功耗低、可靠性高.第四十頁，共五十六頁，編輯于2023年，星期一例:EPROM是指().A.只讀存儲器B.可編程的只讀存儲器C.可擦洗可編程的只讀存儲器例:下列說法中()是正確的.A.EPROM是可改寫的,因而也是隨機存儲器的一種

B.EPROM是可改寫的,但它不能作為隨機存儲器C.EPROM只能改寫一次,故不能作為隨機存儲器第四十一頁，共五十六頁，編輯于2023年，星期一第三章存儲系統(tǒng)

存儲器概述主存儲器的基本構(gòu)造和操作

主存儲器組織

高速緩沖存儲器Cache

高速存儲器半導(dǎo)體存儲器芯片虛擬存儲器第四十二頁，共五十六頁，編輯于2023年，星期一3.4主存儲器組織

主存儲器通常分為隨機存儲器(RAM)和只讀存儲器(ROM)兩大部分,RAM和ROM在主存中是統(tǒng)一編址的.RAM用來存放用戶程序和數(shù)據(jù);ROM用來存放系統(tǒng)程序.

在介紹了三類常用的半導(dǎo)體存儲器芯片(SRAM,DRAM和ROM)之后,討論如何用存儲芯片組成一個實際的存儲器.

當(dāng)內(nèi)存容量較小時,如幾十KB以內(nèi),多選用SRAM;當(dāng)容量較大時,如1MB以上時,多選用DRAM;如果主存中有固化區(qū),就需要ROM芯片.

第四十三頁，共五十六頁，編輯于2023年，星期一存儲器容量擴展有位擴展、字?jǐn)U展和字位同時擴展3種.注意用存儲器芯片構(gòu)成存儲器的關(guān)鍵是地址空間分配和片選邏輯的形成.

由存儲器芯片構(gòu)成存儲器并與CPU連接時,要完成地址線、數(shù)據(jù)線和控制線的連接.

在掌握基本方法的基礎(chǔ)上,注意難題的解法,如存儲器的地址空間大小不是2的整數(shù)次冪(如24K),地址空間不連續(xù),要求擴充的存儲器地址不是從0開始等.第四十四頁，共五十六頁，編輯于2023年，星期一例:CPU的AB為16根(A15-A0,A0為低位),雙向數(shù)據(jù)總線8根(D7-D0),控制總線中與主存有關(guān)的信號有MREQ(允許訪存,低電平有效),R/W(高電平為讀命令,低電平為寫命令).

主存地址空間分配如下:0-8191為系統(tǒng)程序區(qū),由只讀存儲器芯片組成;8192-32767為用戶程序區(qū);最后(最大地址)2K空間為系統(tǒng)程序工作區(qū).上述地址為十進制,按字節(jié)編址.現(xiàn)有如下存儲器芯片:EPROM:8K×8位(控制端僅有CS)SRAM:16K×1位、2K×8位、4K×8位、8K×8位從上述芯片中選擇適當(dāng)芯片設(shè)計該計算機主存儲器，畫出主存儲器邏輯框圖，注意畫出片選邏輯（可選用門電路及3：8譯碼器74LS138）與CPU的連接，說明選哪些存儲芯片，選多少片。第四十五頁，共五十六頁，編輯于2023年，星期一解：作為此類設(shè)計常用芯片，首先回顧74LS138譯碼器：(1)74138的邏輯符號G1G2AG2BCBAY7Y0||其中：G1，G2A，G2B為輸入控制端；C，B，A為譯碼輸入端；Y7，……，Y0為譯碼輸出端。(2)74138的真值表：第四十六頁，共五十六頁，編輯于2023年，星期一G1G2AG2BCBAY7Y6Y5Y4Y3Y2Y1Y00XXXXX11111111X1XXXX11111111XX1XXX111111111000001111111010000111111101100010111110111000111111011110010011101111100101110111111001101011111110011101111111第四十七頁，共五十六頁，編輯于2023年，星期一解：主存地址空間分布如下圖所示：8K（EPROM）24K（SRAM）30K（空）2K（SRAM）0819181923276763487655350000H1FFFH2000H7FFFH....8000H....3276863488F7FFHF800HFFFFH…......1、根據(jù)給定條件，選用ROM；8K×

8位芯片1片；RAM：8K×

8位芯片3片，2K×

8位芯片1片難點(1)SRAM芯片的容量為24K×8位，存儲單元個數(shù)不是2的整數(shù)次冪；(2)

整個存儲器的地址空間不連續(xù)；(3)片選信號的生成不能僅依靠現(xiàn)成譯碼器．第四十八頁，共五十六頁，編輯于2023年，星期一2、完整列出二進制表示的地址空間分配A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0

0000000000000000┇┇00011111111111110010000000000000┇┇01111111111111111111100000000000┇┇1111111111111111第四十九頁，共五十六頁，編輯于2023年，星期一設(shè)計片選邏輯：因為所需芯片規(guī)格不同且地址范圍分布不規(guī)范，故片選信號的產(chǎn)生可以自己設(shè)計門電路。本題采用74138譯碼器再結(jié)合門電路的方式。(1)前8K選用一片8KX8的EPROM即可，用74138的Y0輸出進行該片的選片(即A15A14A13=000)；(2)相鄰24K選用8KX8的SRAM三片即可，用74138中Y1、Y2、Y3分別選三片中的一片(即A15A14A13=001、010、011)；(3)末2K用一片2KX8的SRAM即可，在74138的Y7輸出有效的基礎(chǔ)上再加入A12、A11同時為1的條件——用一個非門和一個與門邏輯就可以實現(xiàn)。解題步驟：3、作出連接圖。請看教材P.94圖3.24。第五十頁，共五十六頁，編輯于2023年，星期一CPU…D0..D7R/W…A0A10..A11A12A13A14A15MREQY0Y1Y2Y3Y4Y5Y6Y7ABC74LS138D7D0..D7D0D7D0D7D0D7D0........CSCSCSCSEPROM8KBSRAM8KBSRAM8KBSRAM8KBSRAM2KBA0A12A0A12A0A12A0A12A0A10第五十一頁，共五十六頁，編輯于2023年，星期一例：設(shè)CPU共有16根地址線，8根數(shù)據(jù)線，并用MREQ作訪存控制信號(低電平有效)，用WR作讀寫控制信號(高電平為讀，低電平為寫)，現(xiàn)有下列芯片及各種門電路(自定)，如圖。畫出CPU與存儲器的連接圖。要求：Am……A0Ak…...AoDn……DoDn…..Do2KX8位1KX4