西電電院EDA實(shí)驗(yàn)報(bào)告

-.z.EDA實(shí)驗(yàn)報(bào)告教師：明磊：同**：學(xué)院：電子工程學(xué)院實(shí)驗(yàn)一：QUARTUSII軟件使用及組合電路設(shè)計(jì)仿真一、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)QUARTUSII軟件的使用，掌握軟件工程的建立、VHDL源文件的設(shè)計(jì)和波形仿真等根本容；二、實(shí)驗(yàn)容：四選一多路選擇器的設(shè)計(jì)首先利用QuartusⅡ完成4選1多路選擇器的文本編輯輸入(mu*41a.vhd)和仿真測(cè)試等步驟，給出仿真波形。、功能及原理原理：數(shù)據(jù)選擇器又稱為多路轉(zhuǎn)換器或多路開關(guān)，它是數(shù)字系統(tǒng)中常用的一種典型電路。其主要功能是從多路數(shù)據(jù)中選擇其中一路信號(hào)發(fā)送出去。所以它是一個(gè)多輸入、單輸出的組合邏輯電路。功能：中選擇控制端s10=00時(shí)，輸出；s10=01時(shí)，輸出；s10=10時(shí)，輸出；s10=11時(shí)，輸出。、邏輯器件符號(hào)、VHDL語(yǔ)言、波形仿真、仿真分析由波形可知：當(dāng)s10=00時(shí)，y的波形與a一樣；當(dāng)s10=01時(shí)，y的波形與b一樣；當(dāng)s10=10時(shí)，y的波形與c一樣；當(dāng)s10=11時(shí)，y的波形與d一樣；與所要實(shí)現(xiàn)的功能相符，源程序正確。七段譯碼器程序設(shè)計(jì)仿真、功能及原理7段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是2進(jìn)制的，所以輸出表達(dá)都是16進(jìn)制的，為了滿足16進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用VHDL譯碼程序在FPGA或CPLD中實(shí)現(xiàn)。實(shí)驗(yàn)中的數(shù)碼管為共陽(yáng)極，接有低電平的段發(fā)亮。例如當(dāng)LED7S輸出為"0010010"時(shí)，數(shù)碼管的7個(gè)段：g、f、e、d、c、b、a分別接0、0、1、0、0、1、0，于是數(shù)碼管顯示"5〞。、邏輯器件符號(hào)、VHDL語(yǔ)言、波形仿真、仿真分析由仿真波形可以直觀看到，當(dāng)A="0000〞時(shí)，led7s=1000000，數(shù)碼管顯示為0；A="0001〞時(shí)，led7s=1111001，數(shù)碼管顯示為1；....依此可驗(yàn)證波形仿真結(jié)果完全符合預(yù)期，源程序正確。實(shí)驗(yàn)心得在第一次上機(jī)實(shí)驗(yàn)中，我們通過(guò)對(duì)EDA設(shè)計(jì)軟件QuartusⅡ使用，初步學(xué)會(huì)了它的使用方法。在實(shí)驗(yàn)中我們編寫程序，編譯，進(jìn)展時(shí)序仿真以驗(yàn)證程序?qū)﹀e(cuò)等。在完成VHDL的編輯以后，進(jìn)展編譯，結(jié)果出現(xiàn)了很多錯(cuò)誤，在細(xì)心的檢查之下，最終將VHDL描述修改成功并且通過(guò)了編譯，在編譯過(guò)程中我了解到很多在書本上沒(méi)有理解的知識(shí)?？偟膩?lái)說(shuō)，通過(guò)上機(jī)實(shí)驗(yàn)，我激發(fā)了對(duì)EDA學(xué)習(xí)的興趣，也對(duì)這門課程有了更深的理解，對(duì)EDA設(shè)計(jì)軟件Quarter

Ⅱ的使用也更加熟練。實(shí)驗(yàn)二計(jì)數(shù)器設(shè)計(jì)與顯示一、實(shí)驗(yàn)?zāi)康摹?〕、熟悉利用QUARTUSII中的原理圖輸入法設(shè)計(jì)組合電路，掌握層次化設(shè)計(jì)的方法;〔2〕、學(xué)習(xí)計(jì)數(shù)器設(shè)計(jì)、多層次設(shè)計(jì)方法和總線數(shù)據(jù)輸入方式的仿真，并進(jìn)展電路板下載演示驗(yàn)證。二、實(shí)驗(yàn)容1、完成計(jì)數(shù)器設(shè)計(jì)〔4位二進(jìn)制加減可控計(jì)數(shù)器〕〔1〕、功能及原理含有異步清零和計(jì)數(shù)使能的4位二進(jìn)制加減可控計(jì)數(shù)器：清零端reset：低電平有效，異步清零，即reset=0時(shí)，無(wú)論時(shí)鐘處于什么狀態(tài)，輸出立即置零。使能端enable：高電平有效，即enable=1時(shí)，計(jì)數(shù)器開場(chǎng)計(jì)數(shù)；enable=0時(shí)，計(jì)數(shù)器停頓計(jì)數(shù)。加減控制端updown：當(dāng)updown=0時(shí)，為減法計(jì)數(shù)器；當(dāng)updown=1時(shí)，為加法計(jì)數(shù)器。、邏輯器件符號(hào)、VHDL語(yǔ)言、波形仿真updown=1時(shí)，為加法計(jì)數(shù)：updown=0時(shí)，為減法計(jì)數(shù)：、仿真分析由以上兩個(gè)波形很容易看出，enable=1時(shí)，計(jì)數(shù)器開場(chǎng)計(jì)數(shù)；reset=0時(shí)，計(jì)數(shù)器置零；updown=0時(shí)，減法計(jì)數(shù)；updown=1時(shí)，加法計(jì)數(shù)；co為進(jìn)位端。符合設(shè)計(jì)初衷。2、50M分頻器的設(shè)計(jì)〔1〕、功能及原理50M分頻器的作用主要是控制后面的數(shù)碼管顯示的快慢。即一個(gè)模為50M的計(jì)數(shù)器，由時(shí)鐘控制，分頻器的根本原理與上述計(jì)數(shù)器根本一樣。分頻器的進(jìn)位端co用來(lái)控制加減計(jì)數(shù)器的時(shí)鐘，將兩個(gè)器件連接起來(lái)?！?〕、邏輯器件符號(hào)〔3〕、VHDL語(yǔ)言(4)、波形仿真(5)、仿真分析由波形仿真可以看出，enable=1時(shí)，由0開場(chǎng)計(jì)數(shù)，由于計(jì)數(shù)器模值較大，故只顯示了一局部波形，計(jì)數(shù)圍由0到50M。3、七段譯碼器程序設(shè)計(jì)在實(shí)驗(yàn)一中已給出具體程序及仿真結(jié)果，不再贅述。4、計(jì)數(shù)器顯示譯碼設(shè)計(jì)與下載以前面設(shè)計(jì)的七段譯碼器decl7s和計(jì)數(shù)器為底層元件，完成"計(jì)數(shù)器顯示譯碼〞的頂層文件設(shè)計(jì)。計(jì)數(shù)器和譯碼器連接電路的頂層文件原理圖如下：原理圖連接好之后就可以進(jìn)展引腳的鎖定，然后將整個(gè)程序下載到已經(jīng)安裝好的電路板上，即可進(jìn)展仿真演示。實(shí)驗(yàn)心得實(shí)驗(yàn)三：大作業(yè)設(shè)計(jì)〔循環(huán)彩燈〕一、實(shí)驗(yàn)?zāi)康模壕C合應(yīng)用數(shù)字電路的各種設(shè)計(jì)方法，完成一個(gè)較為復(fù)雜的電路設(shè)計(jì)；設(shè)計(jì)目標(biāo)設(shè)計(jì)一個(gè)循環(huán)彩燈控制器，該控制器可控制10個(gè)發(fā)光二極管循環(huán)點(diǎn)亮、間隔點(diǎn)亮或者閃爍等花型。要求至少設(shè)計(jì)三種以上花型，用按鍵控制花型之間的轉(zhuǎn)換，并用數(shù)碼管顯示當(dāng)前花型。三.實(shí)驗(yàn)分工碩負(fù)責(zé)代碼搜查與編寫，王卓負(fù)責(zé)電路連接與引腳編寫四.設(shè)計(jì)流程1、分頻器的設(shè)計(jì)所用50M分頻器在實(shí)驗(yàn)二中已有具體說(shuō)明，不再贅述。彩燈控制器的設(shè)計(jì)、功能及原理清零端reset：高電平有效，異步清零。即當(dāng)reset=1時(shí)，燈全滅。使能端enable：enable=1時(shí)，彩燈工作。把戲控制端s10：s10取不同的值來(lái)控制把戲的轉(zhuǎn)換。led10s：控制10個(gè)led燈的亮滅?！?〕、邏輯器件符號(hào)〔3〕、VHDL語(yǔ)言七段譯碼器設(shè)計(jì)〔1〕、功能原理原理在實(shí)驗(yàn)一中已詳細(xì)說(shuō)明，功能是顯示把戲序號(hào)。〔2〕、VHDL語(yǔ)言頂層文件原理圖如下：仿真波形第一種波形：〔從左到右依次點(diǎn)亮，再?gòu)挠业阶笠来吸c(diǎn)亮〕第二種波形：〔從左到右依次兩兩點(diǎn)亮，再?gòu)挠业阶笠来蝺蓛牲c(diǎn)亮〕第三種波形：〔從到外順次展開點(diǎn)亮〕第四種波形：〔閃爍點(diǎn)亮〕仿真分析由波形仿真結(jié)果可知，源程序正確。實(shí)驗(yàn)心得這次實(shí)驗(yàn)在參考資料的根底上，加以修改，使程序滿足設(shè)計(jì)要求。因?yàn)楸敬螌?shí)驗(yàn)完全靠獨(dú)立完成，在設(shè)計(jì)過(guò)程中出現(xiàn)了很多問(wèn)題，編譯和波形仿真的過(guò)程中都不順利，在和同學(xué)交流探討的過(guò)程中，一一將這些問(wèn)題解決，最終成功設(shè)計(jì)出了四種花型。通過(guò)這次實(shí)驗(yàn)，我真正體會(huì)到了EDA這門課的樂(lè)趣，提高了自身的能力。課后習(xí)題InputoutputenableE*1:Inputoutputenable2選1多路選擇器:selselIn0In1outputE*2:ENTITYmu*4ISPORT〔A，B，C，D：INBit；S：INBit_Vector〔3DOWNTO0〕；Y：OUTBit〕；ENDmu*4；ARCHITECTUREbehav1OFmu*4ISBEGINmu*4_p1：PROCESS〔A，B，C，D，S〕BEGINIFS=″1110″THENY<=A；ELSIFS=″1101″THENY<=B；ELSIFS=″1011″THENY<=C；ELSES="0111"THENY<=D；ELSEY<='1'；ENDIF；ENDPROCESSmu*4_p1；ENDbehav1；ARCHITECTUREbehav2OFmu*4ISBEGINY<=AWHENS=″1110″ELSEBWHENS=″1101″ELSECWHENS=″1011″ELSEDWHENS="0111"ELSE'1'；ENDbehav2；ARCHITECTUREbehav3OFmu*4ISBEGINmu*4_p2：PROCESS〔A，B，C，D，S〕BEGINCASESISWHEN″1110″=>Y<=A；WHEN″1101″=>Y<=B；WHEN″1011″=>Y<=C；WHEN"0111"=>Y<=D；WHENOTHERS=>Y<="1"；ENDCASE；ENDPROCESSmu*4_p2；ENDbehav3；E*3:libraryieee;useieee.std_logic_1164.all;entitymu*kisport(a1,a2,a3:instd_logic;--待選擇變量temp:bufferstd_logic;--中間信號(hào)s1,s0:instd_logic;--控制端output:outstd_logic);--輸出結(jié)果endmu*k;architecturepr1ofmu*kisbeginprocess(a2,a3,s0)--process1begincases0is--使用case語(yǔ)句when'0'=>temp<=a2;when'1'=>temp<=a3;endcase;endprocess;process(a1,temp,s1)--process2begincases1iswhen'0'=>output<=a1;when'1'=>output<=temp;endcase;endprocess;endpr1;E*4:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMULTIISPORT(CL:INSTD_LOGIC;--輸入選擇信號(hào)CLK0:INSTD_LOGIC;--輸入信號(hào)OUT1:OUTSTD_LOGIC);--輸出端ENDENTITY;ARCHITECTUREONEOFMULTIISSIGNALQ:STD_LOGIC;BEGINPR01:

PROCESS(CLK0)BEGINIFCLK‘EVENTANDCLK=’1’THENQ<=NOT(CLORQ);ELSEENDIF;ENDPROCESS;PR02:

PROCESS(CLK0)BEGINOUT1<=Q;ENDPROCESS;ENDARCHITECTUREONE;ENDPROCESS;E*5:libraryieee;useieee.std_logic_1164.all;entityh_subisport(*,y:instd_logic;diff,s_out:outstd_logic);endh_sub;architectureoneofh_subisbegindiff<=**ory;s_out<=(not*)andy;endone;libraryieee;useieee.std_logic_1164.all;entityor_2isport(a,b:instd_logic;q:outstd_logic);endor_2;architectureoneofor_2isbeginq<=aorb;endone;libraryieee;useieee.std_logic_1164.all;entityf_subisport(*,y,sub_in:instd_logic;diff,s_out:outstd_logic);endf_sub;architectureoneoff_subisponenth_subport(*,y:instd_logic;diff,s_out:outstd_logic);endponent;ponentor_2port(a,b:instd_logic;q:outstd_logic);endponent;signale,f,g:std_logic;beginh_suber1:h_subportmap(*=>*,y=>y,diff=>e,s_out=>f);h_suber2:h_subportmap(*=>e,y=>sub_in,diff=>diff,s_out=>g);or21:or_2portmap(a=>g,b=>f,q=>s_out);endone;libraryieee;useieee.std_logic_1164.all;entityf_sub8isport(*,y:instd_logic_vector(7downto0);sub_in:instd_logic;diff:outstd_logic_vector(7downto0);s_out:outstd_logic);endf_sub8;architectureoneoff_sub8isponentf_subport(*,y,sub_in:instd_logic;diff,s_out:outstd_logic);endponent;signale:std_logic_vector(6downto0);beginh_suber1:f_subportmap(*=>*(0),y=>y(0),sub_in=>sub_in,diff=>diff(0),s_out=>e(0));h_suber2:f_subportmap(*=>*(1),y=>y(1),sub_in=>e(0),diff=>diff(1),s_out=>e(1));h_suber3:f_subportmap(*=>*(2),y=>y(2),sub_in=>e(1),diff=>diff(2),s_out=>e(2));h_suber4:f_subportmap(*=>*(3),y=>y(3),sub_in=>e(2),diff=>diff(3),s_out=>e(3));h_suber5:f_subportmap(*=>*(4),y=>y(4),sub_in=>e(3),diff=>diff(4),s_out=>e(4));h_suber6:f_subportmap(*=>*(5),y=>y(5),sub_in=>e(4),diff=>diff(5),s_out=>e(5));h_suber7:f_subportmap(*=>*(6),y=>y(6),sub_in=>e(5),diff=>diff(6),s_out=>e(6));h_suber8:f_subportmap(*=>*(7),y=>y(7),sub_in=>e(6),diff=>diff(7),s_out=>s_out);endone;libraryieee;useieee.std_logic_1164.all;entityf_sub81isport(*,y:instd_logic_vector(7downto0);sub_in:instd_logic;diff:outstd_logic_vector(7downto0);s_out:outstd_logic);endf_sub81;architectureoneoff_sub81isponentf_subport(*,y,sub_in:instd_logic;diff,s_out:outstd_logic);endponent;signale:std_logic_vector(8downto0);begine(0)<=sub_in;s_out<=e(8);q1:foriin0to7generateh_suber1:f_subportmap(*=>*(i),y=>y(i),sub_in=>e(i),diff=>diff(i),s_out=>e(i+1));endgenerateq1;endone;E*6:設(shè)計(jì)框圖為：EN，CLC,CLKEN，CLC,CLK開場(chǎng)CLC=’0’NCLC=’0’CLK’EVENTCLK=’1’CLK’EVENTCLK=’1’Q1<=Q1-1EN=’1’Q1<=Q1-1EN=’1’Q1<=(OTHERS=>