組合邏輯電路

關(guān)于組合邏輯電路第1頁，課件共169頁，創(chuàng)作于2023年2月12.1

基本邏輯關(guān)系與門電路12.4

組合邏輯電路的分析12.6

加法器12.5

組合邏輯電路的設(shè)計(jì)第12章門電路和組合邏輯電路12.2

集成復(fù)合邏輯門電路12.3邏輯代數(shù)基礎(chǔ)12.7

編碼器12.8

譯碼器第2頁，課件共169頁，創(chuàng)作于2023年2月

概述邏輯電路組合邏輯電路時(shí)序邏輯電路任意時(shí)刻的輸出信號(hào)僅取決于該時(shí)刻的輸入信號(hào)，而與該時(shí)刻之前電路的歷史狀態(tài)無關(guān)任意時(shí)刻的輸出狀態(tài)除與現(xiàn)時(shí)輸入信號(hào)有關(guān)外還與電路的原狀態(tài)有關(guān)組合電路的輸出與電路的歷史狀態(tài)無關(guān)。時(shí)序電路的輸出與電路的歷史狀態(tài)有關(guān)。一、邏輯電路的分類及特點(diǎn)第3頁，課件共169頁，創(chuàng)作于2023年2月脈沖信號(hào)正脈沖：脈沖躍變后的值比初始值高負(fù)脈沖：脈沖躍變后的值比初始值低如：0+3V0-3V正脈沖0+3V0-3V負(fù)脈沖脈沖信號(hào)是指作用時(shí)間很短的突變電壓或電流二、脈沖信號(hào)及其參數(shù)第4頁，課件共169頁，創(chuàng)作于2023年2月R三、二極管和三極管的開關(guān)作用1.二極管的開關(guān)特性導(dǎo)通截止相當(dāng)于開關(guān)斷開相當(dāng)于開關(guān)閉合S3V0VSRRD“1”“0”第5頁，課件共169頁，創(chuàng)作于2023年2月2.三極管的開關(guān)特性飽和截止3V0VuO0V=“0”相當(dāng)于開關(guān)斷開相當(dāng)于開關(guān)閉合uO+UCC

=“1”+UCCuiRBRCuOTuO+UCCRCECuO+UCCRCEC“1”“0”uCE0ViC0=12VCEB第6頁，課件共169頁，創(chuàng)作于2023年2月

當(dāng)用兩個(gè)二進(jìn)制數(shù)碼來表示兩種不同的狀態(tài)時(shí)，按照某種指定的因果關(guān)系，它們之間也可以進(jìn)行運(yùn)算，這種運(yùn)算稱為邏輯運(yùn)算。邏輯運(yùn)算是按位進(jìn)行的，不牽扯進(jìn)位和借位。

邏輯電路中的輸入、輸出變量稱為邏輯變量。邏輯變量一般用英文大寫字母A，B，C，…，F(xiàn)

，Y等來表示。邏輯變量的取值只可為‘0’和‘1’。五、邏輯運(yùn)算四、邏輯變量第7頁，課件共169頁，創(chuàng)作于2023年2月12.1

基本邏輯關(guān)系與門電路12.1.1三種基本邏輯關(guān)系

在邏輯代數(shù)中，三種基本的邏輯關(guān)系為“與(AND)”邏輯、“或(OR)”邏輯和“非(NOT)”邏輯。

下面通過例子說明邏輯電路的概念及“與”、“或”、“非”的邏輯意義。

“與”邏輯又稱為邏輯乘，“或”邏輯又稱為邏輯加，“非”邏輯又稱為邏輯反。

由“與”、“或”、“非”邏輯的組合構(gòu)成的邏輯關(guān)系稱為復(fù)合邏輯。第8頁，課件共169頁，創(chuàng)作于2023年2月220V+-

設(shè)：開關(guān)斷開、燈不亮用邏輯“0”表示，開關(guān)閉合、燈亮用邏輯“1”表示（狀態(tài)賦值）。邏輯表達(dá)式：

Y=A?B1.“與”邏輯關(guān)系“與”邏輯關(guān)系是指當(dāng)決定某一事件的條件全部具備時(shí)，該事件才會(huì)發(fā)生。000101110100ABYBYA真值表第9頁，課件共169頁，創(chuàng)作于2023年2月邏輯表達(dá)式：

Y=A?B

由真值表可見，“與”邏輯的運(yùn)算規(guī)則為：000101110100ABY真值表0·0=00·1=01·0=01·1=1

推論：A·0=0A·1=A

A·A=A第10頁，課件共169頁，創(chuàng)作于2023年2月BY220VA+-2.“或”邏輯關(guān)系

“或”邏輯關(guān)系是指當(dāng)決定某一事件的條件之一具備時(shí)，該事件就會(huì)發(fā)生。邏輯表達(dá)式：

Y=A+B真值表000111110110ABY

設(shè)：開關(guān)斷開、燈不亮用邏輯“0”表示，開關(guān)閉合、燈亮用邏輯“1”表示。第11頁，課件共169頁，創(chuàng)作于2023年2月邏輯表達(dá)式：

Y=A+B

由真值表可見，“或”邏輯的運(yùn)算規(guī)則為：0+0=00+1=11+0=11+1=1真值表000111110110ABY

推論：A+0=A

A+1=1A+A=A第12頁，課件共169頁，創(chuàng)作于2023年2月3.“非”邏輯關(guān)系

即“非”邏輯關(guān)系是否定或相反的意思。邏輯表達(dá)式：Y=A真值表101AY0Y220VA+-R

“非”邏輯關(guān)系是指當(dāng)決定某一事件的條件不具備時(shí)，該事件就會(huì)發(fā)生；而當(dāng)條件具備時(shí)，該事件反而不會(huì)發(fā)生。

設(shè)：開關(guān)斷開、燈不亮用邏輯“0”表示，開關(guān)閉合、燈亮用邏輯“1”表示。第13頁，課件共169頁，創(chuàng)作于2023年2月邏輯表達(dá)式：Y=A真值表101AY0

由真值表可見，“非”邏輯的運(yùn)算規(guī)則為：0=11=0

推論：A=A，還原第14頁，課件共169頁，創(chuàng)作于2023年2月

門電路是用以實(shí)現(xiàn)邏輯運(yùn)算關(guān)系的電子電路，與前面所講過的基本邏輯關(guān)系相對(duì)應(yīng)。

基本門電路主要有：與門、或門、非門、與非門、或非門、異或門等。12.1.2

基本邏輯門電路

所謂“門”就是一種開關(guān)，它能按照一定的條件去控制信號(hào)的通過或不通過。門電路的輸入和輸出之間存在一定的邏輯關(guān)系(因果關(guān)系)，所以門電路又稱為邏輯門電路。

邏輯門電路是數(shù)字電路中最基本的邏輯單元，它們可以實(shí)現(xiàn)相應(yīng)的邏輯關(guān)系運(yùn)算。第15頁，課件共169頁，創(chuàng)作于2023年2月

由電子電路(門電路)實(shí)現(xiàn)邏輯運(yùn)算時(shí)，它的輸入和輸出信號(hào)都是用電位（或稱電平）的高低表示的。高電平和低電平都不是一個(gè)固定的數(shù)值，而是有一定的變化范圍。第16頁，課件共169頁，創(chuàng)作于2023年2月

電平的高低一般用“1”和“0”兩種狀態(tài)區(qū)別，若規(guī)定高電平為“1”，低電平為“0”則稱為正邏輯。反之則稱為負(fù)邏輯。若無特殊說明，均采用正邏輯。100VUCC高電平低電平第17頁，課件共169頁，創(chuàng)作于2023年2月

標(biāo)準(zhǔn)TTL門電路的輸入/輸出邏輯電平第18頁，課件共169頁，創(chuàng)作于2023年2月

CMOS門電路的輸入/輸出邏輯電平(a)5VCMOS電路;(b)3.3VCMOS電路第19頁，課件共169頁，創(chuàng)作于2023年2月一、“與”門電路及其邏輯符號(hào)1.二極管“與”門電路2.工作原理輸入A、B、C全為高電平“1”時(shí)，輸出Y為“1”。輸入A、B、C有低電平“0”時(shí)，輸出Y

為“0”。0V0V0V0V0V3V+U12VRDADCABYDBC3V3V3V0V00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表0V3V第20頁，課件共169頁，創(chuàng)作于2023年2月3.邏輯關(guān)系：“與”邏輯即：有“0”出“0”，

全“1”出“1”Y=ABC邏輯表達(dá)式：

與門的邏輯符號(hào)：&ABYC00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表第21頁，課件共169頁，創(chuàng)作于2023年2月當(dāng)B=1

時(shí)，F(xiàn)=A·

1

=A與門打開當(dāng)B=0

時(shí)，

F=A·

0

=0

與門關(guān)閉信號(hào)輸入端

與門也可以起控制門的作用&ABF=Ａ·Ｂ信號(hào)控制端第22頁，課件共169頁，創(chuàng)作于2023年2月二、“或”門電路及其邏輯符號(hào)1.二極管“或”門電路0V0V0V0V0V3V3V3V3V0V00000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表3V3V-U12VRDADCABYDBC2.工作原理輸入A、B、C全為低電平“0”，輸出Y為“0”。輸入A、B、C有一個(gè)為高電平“1”，輸出Y

為“1”。第23頁，課件共169頁，創(chuàng)作于2023年2月3.邏輯關(guān)系：“或”邏輯即：有“1”出“1”，

全“0”出“0”Y=A+B+C邏輯表達(dá)式：或門的邏輯符號(hào)：ABYC>100000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表第24頁，課件共169頁，創(chuàng)作于2023年2月信號(hào)輸入端信號(hào)控制端當(dāng)B=0

時(shí)，F(xiàn)=A+0=A或門打開當(dāng)B=1

時(shí)，F(xiàn)=A+1=1

或門關(guān)閉

或門還可以起控制門的作用≥1ABF=A+B第25頁，課件共169頁，創(chuàng)作于2023年2月三、“非”門電路及其邏輯符號(hào)+UCC-UBBARKRBRCYT10截止飽和邏輯表達(dá)式：Y=A“0”10“1”1.三極管“非”門電路“0”“1”AY“非”門邏輯狀態(tài)表非門的邏輯符號(hào)：1AY第26頁，課件共169頁，創(chuàng)作于2023年2月例：根據(jù)輸入波形畫出輸出波形ABY1有“0”出“0”，全“1”出“1”有“1”出“1”，全“0”出“0”&ABY1>1ABY2Y2第27頁，課件共169頁，創(chuàng)作于2023年2月R1DR2F+12V+3V三極管非門D1D2AB+12V二極管與門與非門12.1.3

復(fù)合邏輯門電路1.邏輯“與非”門電路第28頁，課件共169頁，創(chuàng)作于2023年2月有“0”出“1”，全“1”出“0”“與”門&ABCY&ABC“與非”門00010011101111011001011101011110ABYC“與非”門真值表Y=ABC邏輯表達(dá)式：1Y“非”門第29頁，課件共169頁，創(chuàng)作于2023年2月R1DR2F+12V+3V三極管非門D1D2AB-12V二極管或門或非門2.邏輯“或非”門電路第30頁，課件共169頁，創(chuàng)作于2023年2月有“1”出“0”，全“0”出“1”1Y“非”門00010010101011001000011001001110ABYC“或非”門真值表“或”門ABC>1“或非”門YABC>1Y=A+B+C邏輯表達(dá)式：第31頁，課件共169頁，創(chuàng)作于2023年2月R1DR2F+12V+3V三極管非門D1D2AB+12V二極管與門與或非門D1D2CD+12V二極管與門D1D2-12V二極管或門3.邏輯“與或非”門電路第32頁，課件共169頁，創(chuàng)作于2023年2月邏輯表達(dá)式：Y=AB+CD“與”門&AB1Y“非”門“與”門&CD“或”門>1Y&ABC“與或非”門D≥1第33頁，課件共169頁，創(chuàng)作于2023年2月邏輯表達(dá)式：Y=AB+CDABCDYABCDY00000001001000110100010101100111111011101000100110101011110011011110111111100000“與或非”門真值表第34頁，課件共169頁，創(chuàng)作于2023年2月分離元件門電路缺點(diǎn)1、體積大、工作不可靠。2、需要不同電源。3、各種門的輸入、輸出電平不匹配。12.2

集成邏輯門電路第35頁，課件共169頁，創(chuàng)作于2023年2月TTL—晶體管-晶體管邏輯集成電路集成門電路雙極型TTL(Transistor-TransistorLogicIntegratedCircuit,TTL)ECL(射極耦合邏輯門)NMOSCMOSPMOS單極型（Metal-Oxide-(MOS型)Semiconductor，MOS）MOS—金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管集成電路12.2.1集成門電路的分類I2L門(集成注入邏輯門)第36頁，課件共169頁，創(chuàng)作于2023年2月

按邏輯功能來劃分，集成邏輯門電路又可以劃分為：與門，或門，非門，與非門，或非門，與或非門，異或門等等，在數(shù)字集成電路中它們都屬于小規(guī)模集成電路。第37頁，課件共169頁，創(chuàng)作于2023年2月CMOS或非門原理電路A=0，B=0，PMOS1

和PMOS2

導(dǎo)通NMOS1

和NMOS2

截止A=0，B=1，

PMOS1

和NMOS2導(dǎo)通NMOS1

和PMOS2

截止A=1，B=0，

NMOS1

和PMOS2導(dǎo)通PMOS1

和NMOS2截止A=1，B=1，

PMOS1

和PMOS2

截止NMOS1

和NMOS2

導(dǎo)通CMOS或非門NMOS2PMOS1PMOS2FANMOS1DDDDSSSS+UB12.2.2MOS門電路

一、CMOS“或非”門電路

F=1F=0F=0F=0有“1”出“0”，全“0”出“1”第38頁，課件共169頁，創(chuàng)作于2023年2月F≥1AB100000011011A

BF真值表F

=

A＋B

或非門有“1”出“0”，全“0”出“1”第39頁，課件共169頁，創(chuàng)作于2023年2月二、CMOS傳輸門電路UDDuiT1T2CCuO控制極控制極（1）電路（2）工作原理設(shè)：10V0V可見ui在0~10V連續(xù)變化時(shí)，至少有一個(gè)管子導(dǎo)通，傳輸門打開，（相當(dāng)于開關(guān)接通）ui可傳輸?shù)捷敵龆耍磚O=ui，所以COMS傳輸門可以傳輸模擬信號(hào)，也稱為模擬開關(guān)。（0~7V）導(dǎo)通（3~10V）導(dǎo)通第40頁，課件共169頁，創(chuàng)作于2023年2月UDDuiT1T2CCuO控制極控制極0V10V可見ui在0~10V連續(xù)變化時(shí)，兩管子均截止，傳輸門關(guān)斷，（相當(dāng)于開關(guān)斷開）ui不能傳輸?shù)捷敵龆?。?~10V）截止截止結(jié)論：C=“1”(C=“0”)時(shí)傳輸門開通。C=“0”(C=“1”)時(shí)傳輸門關(guān)斷。（2）工作原理設(shè)：第41頁，課件共169頁，創(chuàng)作于2023年2月TGuiuOCC邏輯符號(hào)開關(guān)電路TGuiuiCC1“1”開通TGuiuiCC1“0”關(guān)斷第42頁，課件共169頁，創(chuàng)作于2023年2月12.2.3TTL門電路(晶體管—晶體管邏輯門電路)

TTL門電路是雙極型集成電路，與分立元件相比，具有速度快、可靠性高和微型化等優(yōu)點(diǎn)，目前分立元件電路已被集成電路替代。下面介紹集成TTL門電路的工作原理、特性和參數(shù)。第43頁，課件共169頁，創(chuàng)作于2023年2月輸入級(jí)中間級(jí)輸出級(jí)一、TTL“與非”門電路1.電路結(jié)構(gòu)T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1多發(fā)射極三極管E2E3E1

B等效電路CR1+5V與門第44頁，課件共169頁，創(chuàng)作于2023年2月T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1“1”(3.6V)(1)輸入全為高電平“1”(3.6V)時(shí)2.工作原理4.3VT2、T5飽和導(dǎo)通鉗位2.1VE結(jié)反偏截止“0”(0.3V)

負(fù)載電流（灌電流）輸入全高“1”,輸出為低“0”1V第45頁，課件共169頁，創(chuàng)作于2023年2月T5YR3R5AB

CR4R2R1T3T4T2+5VT11VT2、T5截止

負(fù)載電流（拉電流）(2)輸入端有任一低電平“0”(0.3V)(0.3V)“1”“0”輸入有低“0”輸出為高“1”VY5-0.7-0.7

=3.6V第46頁，課件共169頁，創(chuàng)作于2023年2月有“0”出“1”全“1”出“0”“與非”邏輯關(guān)系00010011101111011001011101011110ABYC“與非”門邏輯狀態(tài)表Y=ABC邏輯表達(dá)式：Y&ABC“與非”門第47頁，課件共169頁，創(chuàng)作于2023年2月二、三態(tài)輸出“與非”門“1”控制端DE1.電路T5Y

R3R5AB

R4R2R1T3T4T2+5VT1截止當(dāng)控制端為高電平“1”時(shí)，實(shí)現(xiàn)正常的“與非”邏輯關(guān)系

Y=A?B?1

=A?B第48頁，課件共169頁，創(chuàng)作于2023年2月“0”控制端DET5Y

R3R5AB

R4R2R1T3T4T2+5VT1導(dǎo)通1V1V截止截止當(dāng)控制端為低電平“0”時(shí)，輸出Y處于開路狀態(tài)，也稱為高阻狀態(tài)，用字母Z表示。第49頁，課件共169頁，創(chuàng)作于2023年2月0

高阻態(tài)Z0

0

1

1

0

1

11

1

0

111

1

10表示任意態(tài)三態(tài)輸出“與非”狀態(tài)表ABEY輸出高阻態(tài)Z功能表&YEBA邏輯符號(hào)EN第50頁，課件共169頁，創(chuàng)作于2023年2月邏輯符號(hào)邏輯功能:F&ABE

ENE=0F=ZE=1

F=A·BE=1

F=ZE=

0

F=A·BF&ABE

EN高電平使能低電平使能邏輯符號(hào)第51頁，課件共169頁，創(chuàng)作于2023年2月三態(tài)門應(yīng)用：可實(shí)現(xiàn)用一條總線分時(shí)傳送幾個(gè)不同的數(shù)據(jù)或控制信號(hào)?！?”“0”“0”如圖所示：總線&A1B1E1&A2B2E2&A3B3E3A1

B1第52頁，課件共169頁，創(chuàng)作于2023年2月四、TTL異或門第53頁，課件共169頁，創(chuàng)作于2023年2月

“異或”邏輯關(guān)系是指當(dāng)兩輸入變量狀態(tài)相異時(shí)輸出為“1”，兩輸入變量狀態(tài)相同時(shí)輸出為“0”?！爱惢颉边壿嫳磉_(dá)式：異或邏輯的真值表000111100110ABYABY=1“異或”門的邏輯符號(hào)第54頁，課件共169頁，創(chuàng)作于2023年2月“異或”（XOR）邏輯的運(yùn)算規(guī)則“異或”邏輯表達(dá)式：“相同出0，相異出1”推論：第55頁，課件共169頁，創(chuàng)作于2023年2月門電路小結(jié)門電路符號(hào)表示式與門&ABYABY≥1或門非門1YAY=ABY=A+BY=A與非門&ABYY=AB或非門ABY≥1Y=A+B異或門=1ABYY=AB第56頁，課件共169頁，創(chuàng)作于2023年2月CMOS電路優(yōu)點(diǎn)(1)靜態(tài)功耗低（每門只有0.01mW,TTL每門10mW)(2)抗干擾能力強(qiáng)(3)扇出系數(shù)大(4)允許電源電壓范圍寬(3~18V)TTL電路優(yōu)點(diǎn)(1)速度快(2)抗干擾能力強(qiáng)(3)帶負(fù)載能力強(qiáng)第57頁，課件共169頁，創(chuàng)作于2023年2月五、常用邏輯門輸入/輸出邏輯關(guān)系記憶口訣1、與門

“有0出0，全1出1”2、或門

3、與非門

4、或非門

“有1出1，全0出0”“有0出1，全1出0”“有1出0，全0出1”5、異或門

“相同出0，不同出1”第58頁，課件共169頁，創(chuàng)作于2023年2月

例：已知四種門電路的輸入/輸出波形如圖所示，試判斷它們分別是哪四種門電路？或門與門非門或非門第59頁，課件共169頁，創(chuàng)作于2023年2月

例：已知，，，輸入信號(hào)A和B的波形如圖所示，試畫出Y1、Y2的波形。Y1有“0”出“1”，全“1”出“0”第60頁，課件共169頁，創(chuàng)作于2023年2月

例：已知，，，輸入信號(hào)A和B的波形如圖所示，試畫出Y1、Y2的波形。Y2“相同出0，相異出1”第61頁，課件共169頁，創(chuàng)作于2023年2月12.3邏輯代數(shù)及函數(shù)化簡(jiǎn)

邏輯代數(shù)（又稱布爾代數(shù)），它是分析設(shè)計(jì)邏輯電路的數(shù)學(xué)工具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有“0”，“1”兩種，分別稱為邏輯“0”和邏輯“1”。這里“0”和“1”并不表示數(shù)量的大小，而是表示兩種相互對(duì)立的邏輯狀態(tài)。

邏輯代數(shù)所表示的是邏輯關(guān)系，而不是數(shù)量關(guān)系。這是它與普通代數(shù)的本質(zhì)區(qū)別。第62頁，課件共169頁，創(chuàng)作于2023年2月2.常量與變量的關(guān)系12.3.1邏輯代數(shù)運(yùn)算法則自等律0-1律重疊律還原律互補(bǔ)律1.常量與常量的關(guān)系0·0=00·1=01·0=01·1=10+0=00+1=11+0=11+1=1第63頁，課件共169頁，創(chuàng)作于2023年2月普通代數(shù)不適用！證:2)結(jié)合律3)分配律A=A·1AA=A.3.邏輯代數(shù)的基本運(yùn)算法則1)交換律A+1=1

第64頁，課件共169頁，創(chuàng)作于2023年2月110011111100反演律列狀態(tài)表證明：AB00011011111001000000吸收律

反演律即為著名的摩根(De·Morgan)定理(1)A+AB=A(2)A+AB=A+B第65頁，課件共169頁，創(chuàng)作于2023年2月公式名稱

公式內(nèi)容自等律A+0=AA·1=A0-1律A+1=1A·0=0重疊律A+A=AA

·A=A互補(bǔ)律

還原律A=A表12.3.1邏輯代數(shù)的基本公式（1）A+

A=1A·A=0第66頁，課件共169頁，創(chuàng)作于2023年2月

公式名稱

公式內(nèi)容

交換律

結(jié)合律

分配律

吸收律

反演律

(摩根定律)A+B=B+AA

·B=B·AA+(B+C)=B+(C+A)=C+(A+B)A·(B

·

C)=B

·(C

·

A)=C

·(A

·

B)A+(B·C)=(A+B)·(A+C)A

·(B

+

C)=(A·B)+(A·C)A+(A·B)=AA

·(A

+

B)=A

A·B=A+B

A+B=A·B

表12.3.1邏輯代數(shù)的基本公式（2）第67頁，課件共169頁，創(chuàng)作于2023年2月12.3.2邏輯函數(shù)的表示方法1.真值表

將邏輯函數(shù)輸入變量取值的不同組合與所對(duì)應(yīng)的輸出變量值用列表的方式一一對(duì)應(yīng)列出的表格。n個(gè)輸入變量種組合。表示方法邏輯式邏輯真值表邏輯圖卡諾圖波形圖第68頁，課件共169頁，創(chuàng)作于2023年2月

例：有一T形走廊，在相會(huì)處有一路燈，在進(jìn)入走廊的A、B、C三地各有控制開關(guān)，都能獨(dú)立進(jìn)行控制。任意閉合一個(gè)開關(guān)，燈亮；任意閉合兩個(gè)開關(guān)，燈滅；三個(gè)開關(guān)同時(shí)閉合，燈亮。設(shè)A、B、C代表三個(gè)開關(guān)（輸入變量）；Y代表燈（輸出變量）。試列出表示其邏輯關(guān)系的真值表。第69頁，課件共169頁，創(chuàng)作于2023年2月

列邏輯真值表設(shè)：開關(guān)閉合其狀態(tài)為“1”，斷開為“0”燈亮其狀態(tài)為“1”，燈滅為“0”用輸入、輸出變量的邏輯狀態(tài)（“1”或“0”）以表格的形式來表示邏輯函數(shù)。三個(gè)輸入變量有23=8，八種組合狀態(tài)n個(gè)輸入變量有2n種組合狀態(tài)

0000

A

B

C

Y0011010101101001101011001111真值表變量邏輯賦值第70頁，課件共169頁，創(chuàng)作于2023年2月

1.將輸出變量值為“1”所對(duì)應(yīng)的輸入變量的取值組合作為一個(gè)乘積項(xiàng)，在這個(gè)乘積項(xiàng)中，值為“1”的輸入變量寫為原變量的形式，值為“0”的輸入變量寫為反變量的形式；

2.將這些乘積項(xiàng)相加，即可得到“與或”邏輯函數(shù)式。

由真值表寫出邏輯函數(shù)式的方法2.邏輯式

用“與”、“或”、“非”等邏輯運(yùn)算符來表達(dá)邏輯函數(shù)的表達(dá)式。

由若干個(gè)變量乘積項(xiàng)之和構(gòu)成的邏輯函數(shù)式稱為“與或”表達(dá)式。第71頁，課件共169頁，創(chuàng)作于2023年2月取Y=“1”(或Y=“0”)列邏輯式取Y=“1”對(duì)應(yīng)于Y=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。一種組合中，輸入變量之間是“與”關(guān)系，

0000

A

B

C

Y0011010101101001101011001111第72頁，課件共169頁，創(chuàng)作于2023年2月各組合之間是“或”關(guān)系反之，也可由邏輯式列出真值表。

0000

A

B

C

Y0011010101101001101011001111第73頁，課件共169頁，創(chuàng)作于2023年2月3.邏輯圖YCBA&&&&&&&>1CBA

用邏輯圖形符號(hào)來表示各變量之間邏輯關(guān)系的電路圖。第74頁，課件共169頁，創(chuàng)作于2023年2月

將輸入變量每一種可能出現(xiàn)的取值與對(duì)應(yīng)的輸出值依次排列起來所得到的電平波形圖即稱為邏輯函數(shù)的波形圖。4.波形圖CBAY第75頁，課件共169頁，創(chuàng)作于2023年2月12.3.3邏輯函數(shù)的化簡(jiǎn)

由邏輯真值表直接寫出的邏輯式及由此畫出的邏輯圖，一般比較復(fù)雜；若經(jīng)過簡(jiǎn)化，則可使用較少的邏輯門實(shí)現(xiàn)同樣的邏輯功能。從而可以節(jié)省器件，降低成本，提高電路工作的可靠性。

利用邏輯代數(shù)變換，可用不同的門電路實(shí)現(xiàn)相同的邏輯功能。化簡(jiǎn)方法公式法卡諾圖法第76頁，課件共169頁，創(chuàng)作于2023年2月例1：化簡(jiǎn)（1）并項(xiàng)法例2：ABAAB＝+（2）吸收法吸收化簡(jiǎn)A+AB=A一、邏輯函數(shù)的公式化簡(jiǎn)法A+AB=A+B第77頁，課件共169頁，創(chuàng)作于2023年2月例3：化簡(jiǎn)（3）配項(xiàng)法A+A=1A·1=A第78頁，課件共169頁，創(chuàng)作于2023年2月

二、邏輯函數(shù)的卡諾圖化簡(jiǎn)法

卡諾圖:是與變量的最小項(xiàng)對(duì)應(yīng)的、按一定規(guī)則排列的方格群圖，每一小方格內(nèi)填入一個(gè)最小項(xiàng)。1.最小項(xiàng)：對(duì)于n個(gè)輸入變量的函數(shù)有2n種組合,其相應(yīng)的乘積項(xiàng)也有2n個(gè)，則每一個(gè)乘積項(xiàng)就稱為一個(gè)最小項(xiàng)。其特點(diǎn)是每個(gè)輸入變量均在其中以原變量或反變量形式出現(xiàn)一次，且僅出現(xiàn)一次。

如：兩個(gè)輸入變量有4種組合，最小項(xiàng)就是4個(gè)，卡諾圖也相應(yīng)由4個(gè)小方格組成。在卡諾圖的行和列分別標(biāo)出變量及其狀態(tài)。第79頁，課件共169頁，創(chuàng)作于2023年2月

2.卡諾圖畫法BA0101二變量BCA0010011110三變量二進(jìn)制數(shù)對(duì)應(yīng)的十進(jìn)制數(shù)編號(hào)AB00011110CD00011110四變量任意兩個(gè)相鄰最小項(xiàng)之間只有一個(gè)變量改變

循環(huán)碼第80頁，課件共169頁，創(chuàng)作于2023年2月（1)根據(jù)真值表畫出卡諾圖如:1111將使輸出變量值為“1”所對(duì)應(yīng)的小方格內(nèi)填入1，為“0”的小方格內(nèi)填入0(或什么都不填)。

0000

A

B

C

Y0011010101101001101011001111ABC0010011110第81頁，課件共169頁，創(chuàng)作于2023年2月（2)根據(jù)邏輯式畫出卡諾圖ABC00100111101111

將邏輯式中存在的最小項(xiàng)分別用“1”填入對(duì)應(yīng)的小方格內(nèi)，其余的小方格內(nèi)填入“0”，或什么都不填。如:第82頁，課件共169頁，創(chuàng)作于2023年2月

注意：如果邏輯式不是由最小項(xiàng)構(gòu)成，一般應(yīng)先化為最小項(xiàng)形式，然后再填寫卡諾圖。例如：ABC0010011110111第83頁，課件共169頁，創(chuàng)作于2023年2月解：0100011110001110CDABAB111111BCD11ACDABC11AC1111兩次填10000例：用卡諾圖表示邏輯函數(shù)F(A，B，C，D)第84頁，課件共169頁，創(chuàng)作于2023年2月3.應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)步驟1.畫卡諾圖2.合并最小項(xiàng)3.寫出最簡(jiǎn)“與或”邏輯式用卡諾圖化簡(jiǎn)邏輯函數(shù)的一般規(guī)則：

如果有2n個(gè)值為1的相鄰最小項(xiàng)（n=1，2，3…)排成一個(gè)矩形組，則它們必可合并為一個(gè)乘積項(xiàng)，并可以消去n個(gè)變量因子，合并后的結(jié)果中僅包含這些最小項(xiàng)的公共變量因子。第85頁，課件共169頁，創(chuàng)作于2023年2月ABC000111100111Y=ABC+ABC=AC利用對(duì)稱相鄰性可以實(shí)現(xiàn)化簡(jiǎn)

如果是兩個(gè)幾何相鄰單元取值同為1，則可以合并為一項(xiàng)，并消去一個(gè)變量。ABC000111100111利用A+A=1的關(guān)系Y=ABC+ABC=BC(A+A)=BC第86頁，課件共169頁，創(chuàng)作于2023年2月ABCD000111100001111011第87頁，課件共169頁，創(chuàng)作于2023年2月

如果是四個(gè)幾何相鄰單元取值同為1，則可以合并為一項(xiàng)，并消去兩個(gè)變量。ABC0001111001

1111ABC0001111001

1111Y=AY=

ABC+ABC+ABC+ABC

=AC(B+B)+AC(B+B)=AC+AC=CY=ABC+ABC+ABC+ABC第88頁，課件共169頁，創(chuàng)作于2023年2月ABCD0001111000011110ABCD000111100001111011111111Y=BD錯(cuò)誤的圈法正確的圈法第89頁，課件共169頁，創(chuàng)作于2023年2月ABCD000111100001111011111111Y=D

如果是八個(gè)相鄰單元取值同為1，則可以合并為一項(xiàng)，并消去三個(gè)變量。ABC000111100111111111Y=1第90頁，課件共169頁，創(chuàng)作于2023年2月(1)在滿足合并規(guī)則的條件下，每個(gè)矩形組應(yīng)包含盡可能多的最小項(xiàng)；

(2)每個(gè)矩形組中值為1的最小項(xiàng)的個(gè)數(shù)必須是2n個(gè)；

(3)矩形組的數(shù)目應(yīng)盡可能少；

(4)每個(gè)矩形組至少應(yīng)包含一個(gè)新的最小項(xiàng)；

(5)各最小項(xiàng)可以重復(fù)使用，即同一個(gè)等于1的單元格可以被圈在不同的矩形組內(nèi)；

(6)所有等于1的單元格都必須被圈過。用卡諾圖化簡(jiǎn)應(yīng)遵循的原則第91頁，課件共169頁，創(chuàng)作于2023年2月ABC00100111101111例6.用卡諾圖表示并化簡(jiǎn)。解：(a)將取值為“1”的相鄰小方格圈成圈，(b)所圈取值為“1”的相鄰小方格的個(gè)數(shù)應(yīng)為2n，(n=0,1,2…)第92頁，課件共169頁，創(chuàng)作于2023年2月ABC00100111101111解：三個(gè)圈最小項(xiàng)分別為：合并最小項(xiàng)寫出簡(jiǎn)化邏輯式卡諾圖化簡(jiǎn)法：保留一個(gè)圈內(nèi)最小項(xiàng)的相同變量，而消去相反變量。第93頁，課件共169頁，創(chuàng)作于2023年2月00ABC100111101111解：寫出簡(jiǎn)化邏輯式多余AB00011110CD000111101111相鄰例7.應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)(1)(2)第94頁，課件共169頁，創(chuàng)作于2023年2月解：寫出簡(jiǎn)化邏輯式AB00011110CD000111101例8.應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)111111111

含A均填“1”注意：1.圈的個(gè)數(shù)應(yīng)最少2.每個(gè)“圈”要最大3.每個(gè)“圈”至少要包含一個(gè)未被圈過的最小項(xiàng)。第95頁，課件共169頁，創(chuàng)作于2023年2月12.4

組合邏輯電路的分析

組合邏輯電路：任何時(shí)刻電路的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與該時(shí)刻以前的電路狀態(tài)無關(guān)。組合邏輯電路框圖X1XnX2Y2Y1Yn......組合邏輯電路輸入輸出第96頁，課件共169頁，創(chuàng)作于2023年2月(1)由邏輯圖寫出輸出端的邏輯函數(shù)表達(dá)式(2)對(duì)邏輯函數(shù)表達(dá)式進(jìn)行化簡(jiǎn)或變換函數(shù)形式(3)列邏輯狀態(tài)真值表(4)分析邏輯功能給定邏輯電路確定其邏輯功能分析步驟：分析組合邏輯電路分析第97頁，課件共169頁，創(chuàng)作于2023年2月例1：分析下圖電路的邏輯功能(1)寫出邏輯表達(dá)式Y(jié)=Y2Y3=AABBAB...AB..AB.A..ABBY1.AB&&&&YY3Y2..第98頁，課件共169頁，創(chuàng)作于2023年2月(2)應(yīng)用邏輯代數(shù)化簡(jiǎn)Y=AABBAB...=AAB+BAB..=AB+AB反演律=A(A+B)+B(A+B)..反演律=AAB+BAB..第99頁，課件共169頁，創(chuàng)作于2023年2月(3)列邏輯狀態(tài)表ABY001100111001Y=AB+AB=AB邏輯式(4)分析邏輯功能輸入相同輸出為“0”，輸入相異輸出為“1”，稱為“異或”邏輯關(guān)系。這種電路稱“異或”門。

=1ABY邏輯符號(hào)第100頁，課件共169頁，創(chuàng)作于2023年2月(1)寫出邏輯式例2：分析下圖電路的邏輯功能.A

B.Y=ABAB

.A?B化簡(jiǎn)&&11.BAY&A

B

=AB+AB第101頁，課件共169頁，創(chuàng)作于2023年2月(2)列邏輯狀態(tài)表Y=AB+AB(3)分析邏輯功能

輸入相同時(shí)輸出為“1”，輸入相異時(shí)輸出為“0”，稱為“同或”邏輯，這種電路稱為“同或門”，也稱為“判一致電路”,可用于判斷兩個(gè)輸入變量的狀態(tài)是否相同。邏輯式

=1ABY邏輯符號(hào)=ABABY001100100111第102頁，課件共169頁，創(chuàng)作于2023年2月“同或”（NXOR）邏輯的運(yùn)算規(guī)則“同或”邏輯表達(dá)式：

0⊙0=10⊙1=01⊙0=01⊙1=1

=A⊙BA⊙A=1A⊙A=0“相同出1，相異出0”推論：第103頁，課件共169頁，創(chuàng)作于2023年2月“異或”真值表ABY001100111001Y=AB+AB=AB“異或”與“同或”之間的關(guān)系A(chǔ)BY001100100111“同或”真值表Y=AB+AB=AB

AB

=AB=AB

AB第104頁，課件共169頁，創(chuàng)作于2023年2月例12.3.1

分析圖示密碼鎖電路的密碼。輸出變量F1和F2分別為開鎖和報(bào)警信號(hào)，為“1”時(shí)分別表示開鎖和報(bào)警。S為鑰匙開關(guān)。S+5VABCDEF1F2111ABCDEF1=S·ABCDE=1——開鎖10101=

1——報(bào)警11111密碼為：10101。ABCDEF2=S·ABCDE解：

=

0——不報(bào)警=0——不開鎖第105頁，課件共169頁，創(chuàng)作于2023年2月12.5組合邏輯電路的設(shè)計(jì)根據(jù)給定邏輯功能要求畫出邏輯電路設(shè)計(jì)(1)由邏輯要求，列出邏輯狀態(tài)真值表(2)由邏輯狀態(tài)真值表寫出邏輯表達(dá)式(3)化簡(jiǎn)或變換邏輯表達(dá)式(4)畫出邏輯電路圖設(shè)計(jì)步驟如下：第106頁，課件共169頁，創(chuàng)作于2023年2月三人表決電路

例1：試用最少的與非門設(shè)計(jì)一個(gè)三人多數(shù)表決電路。邏輯功能為：當(dāng)兩人或兩人以上同意時(shí)決議通過，否則決議被否決。10A+5VBCRY第107頁，課件共169頁，創(chuàng)作于2023年2月ABC00011110011275346001110010ABCY00000001101110001111010010111011真值表解：

設(shè):

同意為“1”，不同意為“0”；決議通過輸出為“1”，決議不通過輸出為“0”。第108頁，課件共169頁，創(chuàng)作于2023年2月三人表決電路10A+5VBCRY&&&&第109頁，課件共169頁，創(chuàng)作于2023年2月例2：設(shè)計(jì)一個(gè)三變量奇偶檢驗(yàn)器。

要求:

當(dāng)輸入變量A、B、C中有奇數(shù)個(gè)同時(shí)為“1”時(shí)，輸出為“1”，否則輸出為“0”。要求用“與非”門實(shí)現(xiàn)。(1)列邏輯狀態(tài)表(2)寫出邏輯表達(dá)式0000

A

B

C

Y0011010101101001101011001111第110頁，課件共169頁，創(chuàng)作于2023年2月(4)用“與非”門構(gòu)成邏輯電路ABC00100111101111由卡圖諾可知，該函數(shù)不可化簡(jiǎn)。0000

A

B

C

Y0011010101101001101011001111(3)化簡(jiǎn)邏輯表達(dá)式第111頁，課件共169頁，創(chuàng)作于2023年2月

畫出邏輯電路圖YCBA011001111101&&&&11&1010Y第112頁，課件共169頁，創(chuàng)作于2023年2月

在數(shù)字電路中，常用的組合邏輯電路有加法器、編碼器、譯碼器、數(shù)據(jù)分配器和多路選擇器等。從本節(jié)開始分別介紹這幾種典型組合邏輯電路的基本結(jié)構(gòu)、工作原理和使用方法。12.6加法器第113頁，課件共169頁，創(chuàng)作于2023年2月加法器:

實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路進(jìn)位如：0

0

0

0

11+10101010不考慮低位來的進(jìn)位

半加要考慮低位來的進(jìn)位

全加第114頁，課件共169頁，創(chuàng)作于2023年2月一、半加器

半加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，不考慮來自低位的進(jìn)位。AB兩個(gè)輸入表示兩個(gè)同位相加的數(shù)兩個(gè)輸出SC表示半加和表示向高位的進(jìn)位邏輯符號(hào)：半加器：COABSC第115頁，課件共169頁，創(chuàng)作于2023年2月半加器邏輯狀態(tài)表A

B

S

C0000011010101101邏輯表達(dá)式邏輯圖&=1..ABSC第116頁，課件共169頁，創(chuàng)作于2023年2月二、全加器輸入Ai表示兩個(gè)同位相加的數(shù)BiCi-1表示來自低位的進(jìn)位輸出表示本位和表示向高位的進(jìn)位CiSi

全加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，且考慮來自低位的進(jìn)位。邏輯符號(hào)：

全加器：AiBiCi-1SiCiCOCI第117頁，課件共169頁，創(chuàng)作于2023年2月(1)列邏輯狀態(tài)表(2)寫出邏輯式Ai

Bi

Ci-1

Si

Ci

0000000110010100110110010101011100111111本位和本位向高位的進(jìn)位CiSi第118頁，課件共169頁，創(chuàng)作于2023年2月邏輯圖&=1>1AiCiSiCi-1Bi&&=1(3)畫電路AiBiCi-1SiCiCOCI邏輯符號(hào)第119頁，課件共169頁，創(chuàng)作于2023年2月半加器&=1..ABSC(4)用半加器構(gòu)成全加器第120頁，課件共169頁，創(chuàng)作于2023年2月根據(jù)邏輯表達(dá)式畫出邏輯電路Si

=

Ai

Bi

Ci－1Ci=（Ai

Bi）Ci－1+

AiBi

Ai

Bi

Ci－1Si

Ci

∑CICO全加器

全加器AiBiAiBi

Si

Ci

COAiBi∑1(Ai

Bi

)

Ci－１(Ai

Bi

)

Ci－1CO∑Ci－1SS第121頁，課件共169頁，創(chuàng)作于2023年2月4位全加器邏輯圖：ΣΣΣΣCICOCICOCICOCICOF4F3F2F1C4C3C2C1C0A4B4A3B3A2B2A1B14位全加器邏輯圖串行進(jìn)位方式第122頁，課件共169頁，創(chuàng)作于2023年2月

74LS183是集成加法器電路組件，含有兩個(gè)獨(dú)立的全加器。（a）1/2邏輯圖（b）圖形符號(hào)第123頁，課件共169頁，創(chuàng)作于2023年2月74LS183的外觀及管腳排列第124頁，課件共169頁，創(chuàng)作于2023年2月例：試用74LS183構(gòu)成一個(gè)四位二進(jìn)制數(shù)相加的電路S0S1S2C3A2

B2A1

B12Ci

2S

1Ci

1S2A

2B

2Ci-11A1B1Ci

-174LS1832Ci

2S

1Ci

1S2A

2B

2Ci-11A1B1Ci

-174LS183S3A0

B0A3

B3第125頁，課件共169頁，創(chuàng)作于2023年2月12.7

編碼器

用文字、符號(hào)或數(shù)字按一定規(guī)律編排，使其表示一個(gè)特定對(duì)象的過程，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。

n

位二進(jìn)制代碼有2n

種組合，可以表示2n

個(gè)信息。

要表示N個(gè)信息所需的二進(jìn)制代碼應(yīng)滿足

2nN第126頁，課件共169頁，創(chuàng)作于2023年2月控制信息編碼器二進(jìn)制代碼編碼器的分類

可實(shí)現(xiàn)編碼功能的組合邏輯電路。普通編碼器優(yōu)先編碼器二進(jìn)制編碼器二-十進(jìn)制編碼器第127頁，課件共169頁，創(chuàng)作于2023年2月

二進(jìn)制編碼器就是可以將輸入的高低電平信號(hào)編成1組二進(jìn)制代碼的邏輯電路。N=2n個(gè)n位編碼器高低電平信號(hào)二進(jìn)制代碼又稱之為2n線–n線編碼器一、普通編碼器

每次只允許輸入一個(gè)控制信息的編碼器。

1.二進(jìn)制編碼器

編碼公式：

2n

N第128頁，課件共169頁，創(chuàng)作于2023年2月當(dāng)n=2時(shí)，即為4線－2線編碼器：

四個(gè)需要編碼的信號(hào)

兩位二進(jìn)制代碼F1F2A0A1A2A3二進(jìn)制編碼器0001101

14線-2線編碼器輸入F2

F1A0A3A1A2

輸出0001001001001000編碼表第129頁，課件共169頁，創(chuàng)作于2023年2月0001101

1輸入F2

F1A0A3A1A2

由于普通編碼器每次只允許輸入一個(gè)控制信息，即在某一時(shí)刻僅允許一個(gè)輸入信號(hào)為有效電平，輸入信號(hào)之間是互相排斥的。因此，普通編碼器的編碼表也可寫為如下形式：第130頁，課件共169頁，創(chuàng)作于2023年2月(1)分析要求：

輸入有8個(gè)信號(hào)，即N=8，根據(jù)2n

N的關(guān)系，即n=3，即輸出為三位二進(jìn)制代碼。例：設(shè)計(jì)一個(gè)編碼器，滿足以下要求：(1)將I0、I1、…I78個(gè)信號(hào)編成二進(jìn)制代碼。(2)編碼器每次只能對(duì)一個(gè)信號(hào)進(jìn)行編碼，不允許兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)有效。(3)

設(shè)輸入信號(hào)高電平有效。第131頁，課件共169頁，創(chuàng)作于2023年2月001011101000010100110111I0I1I2I3I4I5I6I7(2)列編碼表：輸入輸出Y2

Y1

Y0第132頁，課件共169頁，創(chuàng)作于2023年2月(3)寫出邏輯式并轉(zhuǎn)換成“與非”式Y(jié)2=I4+I5+I6+I7=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7=I2I3I6I7...=I2+I3+I6+I7Y0=I1+I3+I5+I7=I1I3I5I7...=I1+I3+I5+I7第133頁，課件共169頁，創(chuàng)作于2023年2月(4)畫出邏輯圖10000000111I7I6I5I4I3I1I2&&&1111111Y2Y1Y0第134頁，課件共169頁，創(chuàng)作于2023年2月將十進(jìn)制數(shù)0~9編成二進(jìn)制代碼的電路表示十進(jìn)制數(shù)4位10個(gè)編碼器高低電平信號(hào)二進(jìn)制代碼又稱之為10線–4線編碼器2.二–十進(jìn)制編碼器第135頁，課件共169頁，創(chuàng)作于2023年2月

十進(jìn)制數(shù)：0~9357例如十進(jìn)制數(shù)357用二進(jìn)制數(shù)表示為：

001101010111

輸入有十個(gè)信號(hào)，即N=10，根據(jù)2n

N的關(guān)系，即n=4，即輸出為四位二進(jìn)制代碼。BCD碼BCD------Binary-Coded-DecimalBCD碼：用二進(jìn)制數(shù)編碼的十進(jìn)制數(shù)代碼。第136頁，課件共169頁，創(chuàng)作于2023年2月表12.5.1幾種常用的BCD碼

十進(jìn)制數(shù)8421碼5421碼2421碼余3碼BCDGray碼012345678900000001001000110100010101100111100010010000000100100011010010001001101010111100000000010010001101001011110011011110111100110100010101100111100010011010101111000000000100110010011001110101010011001000第137頁，課件共169頁，創(chuàng)作于2023年2月

列編碼表：四位二進(jìn)制代碼可以表示十六種不同的狀態(tài)，其中任何十種狀態(tài)都可以表示0~9十個(gè)數(shù)碼，最常用的是8421碼。000輸出輸入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y300011101000011110001101100000000001118421BCD碼編碼表第138頁，課件共169頁，創(chuàng)作于2023年2月000輸出輸入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y300011101000011110001101100000000001118421BCD碼編碼表

=I8+I9

寫出邏輯式并化成用“與非”門實(shí)現(xiàn)的形式Y(jié)3=I8+I9

=I8·I9

=I4+I5+I6+I7Y2=I4+I5+I6+I7

=I4

·I5

·

I6

·I7第139頁，課件共169頁，創(chuàng)作于2023年2月000輸出輸入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y300011101000011110001101100000000001118421BCD碼編碼表Y1=I2+I3+I6+I7

=I2+I3+I6+I7

=I2

·I3

·

I6

·I7Y0=I1+I3+I5+I7+I9

=I1+I3+I5+I7+I9

=I1

·I3

·

I5

·I7·

I9第140頁，課件共169頁，創(chuàng)作于2023年2月十鍵8421碼編碼器的邏輯圖+5V&Y3&Y2&Y1&Y0I0I1I2I3I4I5I6I7I8I91K×10S001S12S23S34S45S56S67S78S89S9

畫出全部用與非門實(shí)現(xiàn)的邏輯電路第141頁，課件共169頁，創(chuàng)作于2023年2月

當(dāng)有兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)輸入編碼電路，電路只能對(duì)其中一個(gè)優(yōu)先級(jí)別高的信號(hào)進(jìn)行編碼。

即允許幾個(gè)控制信號(hào)同時(shí)有效，但電路只對(duì)其中優(yōu)先級(jí)別高的信號(hào)進(jìn)行編碼，而對(duì)其它優(yōu)先級(jí)別低的信號(hào)不予編碼。12.7.3優(yōu)先編碼器分類：二進(jìn)制優(yōu)先編碼器二-十進(jìn)制優(yōu)先編碼器第142頁，課件共169頁，創(chuàng)作于2023年2月表12.5.2優(yōu)先權(quán)編碼器真值表

如果同時(shí)有多個(gè)信號(hào)輸入，輸出的是優(yōu)先級(jí)別高的輸入信號(hào)對(duì)應(yīng)的代碼。A1A2A3A4A5A6A7A8A9Y3Y2Y1Y011