抗干擾算法實(shí)現(xiàn)

導(dǎo)航抗干擾實(shí)現(xiàn)基于FPGA+DSP的接口功能和抗干擾算法實(shí)現(xiàn)流程如圖1所示。AD接口與AD轉(zhuǎn)換芯片進(jìn)行通信，接受將模擬信號(hào)轉(zhuǎn)化過來的數(shù)字信號(hào)，然后經(jīng)過數(shù)字下變頻，低通濾波，抽取轉(zhuǎn)換成基帶信號(hào)。基帶信號(hào)通過功分器將上支路信號(hào)送入數(shù)據(jù)樣本緩存器RAM，交由DSP做算法求出權(quán)值W，下支路送入抗干擾濾波器與權(quán)值W進(jìn)行加權(quán)求和。濾波器的輸出Y經(jīng)過內(nèi)插，低通濾波，正交上變頻以后將基帶信號(hào)調(diào)制成中頻數(shù)字信號(hào)，最后經(jīng)過DA接口轉(zhuǎn)換送到DA轉(zhuǎn)換器轉(zhuǎn)換成模擬信號(hào)圖1數(shù)字下變頻數(shù)字下變頻(DigitalDownCoversion，DDC)技術(shù)，它將采樣率較低的信號(hào)送給后續(xù)的基帶信號(hào)處理單元，包括正交混頻、低通濾波和抽取器(二次采樣)。數(shù)字混頻器利用經(jīng)離散化的單頻本振信號(hào)與采樣后的I、Q兩路信號(hào)在乘法器中相乘，把寬帶頻譜搬移至基帶，再進(jìn)行低通濾波、抽取，并由多相濾波器組選出相應(yīng)的信道。由于信號(hào)的頻譜呈雙邊帶，混頻時(shí)采用一對(duì)正交乘法器，濾波器采用一對(duì)FIR低通濾波器。抽取器對(duì)原數(shù)字信號(hào)中的樣本進(jìn)行抽取，降低采樣率，以便滿足后續(xù)模塊中對(duì)數(shù)據(jù)流速率的要求，減輕其運(yùn)算負(fù)擔(dān)，其原理圖如圖2所示。圖2數(shù)字下變頻的主要功能是將數(shù)字化的中頻信號(hào)變至基帶，得到正交的I、Q數(shù)據(jù)流。數(shù)字下變頻器有兩個(gè)重要作用：其一是把中頻信號(hào)變?yōu)榱阒蓄l信號(hào)；其二是降低采樣率。使采樣率降低的變換稱為抽取。要進(jìn)行無(wú)失真的抽取，必須在抽取前將信號(hào)變換到零中頻，再進(jìn)行低通濾波來防止頻率混疊，最后對(duì)數(shù)字信號(hào)進(jìn)行抽取。將DDC這部分工作交給FPGA芯片完成是合適的，也是可行的，這樣具有較強(qiáng)的可行性。權(quán)值更新程序設(shè)計(jì)在本模塊設(shè)計(jì)當(dāng)中采用了乒乓操作來保證權(quán)值及時(shí)，無(wú)誤的更新。通過“輸入數(shù)據(jù)流選擇單元"以及“輸出數(shù)據(jù)流選擇單元”相互密切配合來實(shí)現(xiàn)權(quán)值按節(jié)拍的切換，使得經(jīng)過緩沖的數(shù)據(jù)流毫無(wú)停頓地傳送給“數(shù)據(jù)流運(yùn)算處理模塊”來進(jìn)行運(yùn)算與處理。權(quán)值由DSP的數(shù)據(jù)線和地址線傳送進(jìn)來并通過權(quán)值緩沖模塊進(jìn)行緩存，權(quán)值緩沖模塊由雙端口RAM實(shí)現(xiàn)，“輸入數(shù)據(jù)流選擇單元”和“輸出數(shù)據(jù)流選擇單元”由RAM的使能信號(hào)和二選一選擇器構(gòu)成，自適應(yīng)濾波的權(quán)值更新完后，送入運(yùn)算模塊作后續(xù)處理。權(quán)值更新模塊框圖如圖3所示。圖3每次權(quán)值W讀取完以后，狀態(tài)機(jī)在最后一個(gè)狀態(tài)產(chǎn)生一個(gè)高脈沖信號(hào)。表明此次加權(quán)動(dòng)作結(jié)束并準(zhǔn)備下一次的加權(quán)動(dòng)作。同時(shí)權(quán)值更新完畢后，DSP使FLAG信號(hào)抬高產(chǎn)生一個(gè)脈沖信號(hào)，表明此時(shí)新的權(quán)值已經(jīng)存儲(chǔ)完畢。權(quán)值更新模塊根據(jù)這兩個(gè)信號(hào)再通過簡(jiǎn)單的邏輯運(yùn)算實(shí)現(xiàn)乒乓結(jié)構(gòu)的翻轉(zhuǎn)動(dòng)作。在下一次加權(quán)動(dòng)作前，新的權(quán)值已經(jīng)切換到位。3、加權(quán)上變頻部分在本模塊設(shè)計(jì)當(dāng)中前面一部分為加權(quán)設(shè)計(jì)，后面一部分為內(nèi)插后的數(shù)字上變頻設(shè)計(jì)。其結(jié)構(gòu)框圖如圖4所示。在加權(quán)設(shè)計(jì)當(dāng)中，輸入X，權(quán)值W，輸出Y均為IQ兩路信號(hào)。其中X為經(jīng)過數(shù)字下變頻，抽取以后的輸入信號(hào)，W為DSP更新的權(quán)值圖4DSP內(nèi)計(jì)算出的權(quán)值是浮點(diǎn)型的，而加權(quán)求和是在FPGA內(nèi)完成的且適合做定點(diǎn)運(yùn)算。因此有必要把權(quán)值W轉(zhuǎn)換成定點(diǎn)數(shù)的形式，而在轉(zhuǎn)換的過程中發(fā)現(xiàn)36個(gè)權(quán)值基本上都是小數(shù)，若直接轉(zhuǎn)換則會(huì)被轉(zhuǎn)換成O，因此在浮點(diǎn)數(shù)轉(zhuǎn)換成定點(diǎn)數(shù)之前先乘以一個(gè)系數(shù)，該系數(shù)的大小根據(jù)精度的要求自己定義，為了后續(xù)處理方便一般取,權(quán)值轉(zhuǎn)換成定點(diǎn)數(shù)后計(jì)算。圖5正交數(shù)字上變頻模塊采用的是基于內(nèi)插的調(diào)制模型，其基本數(shù)學(xué)模型如圖5所示。在正交上變頻之前先內(nèi)插n個(gè)零點(diǎn)，提高數(shù)據(jù)速率。內(nèi)插后頻譜會(huì)壓縮，搬移。因此在內(nèi)插過后要用數(shù)字濾波器對(duì)Y(n)進(jìn)行濾波。當(dāng)內(nèi)插因子比較大時(shí)，低通濾波器會(huì)因?yàn)殡A數(shù)太高而難以實(shí)現(xiàn)，此時(shí)可以用多級(jí)內(nèi)插來實(shí)現(xiàn)。DSP算法實(shí)現(xiàn)DSP的基本簡(jiǎn)單算法如圖6所示，采用基于LMS的空時(shí)自適應(yīng)算法來實(shí)現(xiàn)權(quán)值的求取與更新，并及時(shí)的交由FPGA來實(shí)現(xiàn)相應(yīng)應(yīng)用。圖6首先是START，主要操作有：配置系統(tǒng)寄存器(SYSCON)、程序控制寄存器(SOCTL)、中斷控制寄存器(INTCTL)，主要定義存儲(chǔ)器狀態(tài)、中斷使能等，這些操作在主函數(shù)開頭實(shí)現(xiàn)；從FPGA內(nèi)讀取采集到的數(shù)據(jù)，通過調(diào)用子函數(shù)data_read來實(shí)現(xiàn)；數(shù)據(jù)讀取完畢后給FLAGO信號(hào)一個(gè)脈沖周期，告訴FPGA數(shù)據(jù)讀取完，F(xiàn)PGA可以進(jìn)行下一輪數(shù)據(jù)的存儲(chǔ)，此操作可以通過配置FLAG控制寄存器來實(shí)現(xiàn)；將讀取完的數(shù)據(jù)轉(zhuǎn)化為32位浮點(diǎn)數(shù)，此后DSP將進(jìn)行浮點(diǎn)數(shù)計(jì)算。然后是初始化，主要操作有：將初始值清零，然后計(jì)算阻塞矩陣，賦值衰減因子,權(quán)向量初始化，空時(shí)二維方向歸一化等自適應(yīng)相應(yīng)參數(shù)的計(jì)算。再是空時(shí)自適應(yīng)算法迭代計(jì)算，權(quán)值求出后，將權(quán)值的格式由浮點(diǎn)數(shù)轉(zhuǎn)變?yōu)槎c(diǎn)數(shù)，需要注意的是計(jì)算出的權(quán)值基本上都是小數(shù)，若直接轉(zhuǎn)化，則會(huì)轉(zhuǎn)換成0，因此在浮點(diǎn)數(shù)轉(zhuǎn)換成定點(diǎn)數(shù)之前先