抗干擾算法實現(xiàn)

導航抗干擾實現(xiàn)基于FPGA+DSP的接口功能和抗干擾算法實現(xiàn)流程如圖1所示。AD接口與AD轉換芯片進行通信，接受將模擬信號轉化過來的數(shù)字信號，然后經過數(shù)字下變頻，低通濾波，抽取轉換成基帶信號?；鶐盘柾ㄟ^功分器將上支路信號送入數(shù)據(jù)樣本緩存器RAM，交由DSP做算法求出權值W，下支路送入抗干擾濾波器與權值W進行加權求和。濾波器的輸出Y經過內插，低通濾波，正交上變頻以后將基帶信號調制成中頻數(shù)字信號，最后經過DA接口轉換送到DA轉換器轉換成模擬信號圖1數(shù)字下變頻數(shù)字下變頻(DigitalDownCoversion，DDC)技術，它將采樣率較低的信號送給后續(xù)的基帶信號處理單元，包括正交混頻、低通濾波和抽取器(二次采樣)。數(shù)字混頻器利用經離散化的單頻本振信號與采樣后的I、Q兩路信號在乘法器中相乘，把寬帶頻譜搬移至基帶，再進行低通濾波、抽取，并由多相濾波器組選出相應的信道。由于信號的頻譜呈雙邊帶，混頻時采用一對正交乘法器，濾波器采用一對FIR低通濾波器。抽取器對原數(shù)字信號中的樣本進行抽取，降低采樣率，以便滿足后續(xù)模塊中對數(shù)據(jù)流速率的要求，減輕其運算負擔，其原理圖如圖2所示。圖2數(shù)字下變頻的主要功能是將數(shù)字化的中頻信號變至基帶，得到正交的I、Q數(shù)據(jù)流。數(shù)字下變頻器有兩個重要作用：其一是把中頻信號變?yōu)榱阒蓄l信號；其二是降低采樣率。使采樣率降低的變換稱為抽取。要進行無失真的抽取，必須在抽取前將信號變換到零中頻，再進行低通濾波來防止頻率混疊，最后對數(shù)字信號進行抽取。將DDC這部分工作交給FPGA芯片完成是合適的，也是可行的，這樣具有較強的可行性。權值更新程序設計在本模塊設計當中采用了乒乓操作來保證權值及時，無誤的更新。通過“輸入數(shù)據(jù)流選擇單元"以及“輸出數(shù)據(jù)流選擇單元”相互密切配合來實現(xiàn)權值按節(jié)拍的切換，使得經過緩沖的數(shù)據(jù)流毫無停頓地傳送給“數(shù)據(jù)流運算處理模塊”來進行運算與處理。權值由DSP的數(shù)據(jù)線和地址線傳送進來并通過權值緩沖模塊進行緩存，權值緩沖模塊由雙端口RAM實現(xiàn)，“輸入數(shù)據(jù)流選擇單元”和“輸出數(shù)據(jù)流選擇單元”由RAM的使能信號和二選一選擇器構成，自適應濾波的權值更新完后，送入運算模塊作后續(xù)處理。權值更新模塊框圖如圖3所示。圖3每次權值W讀取完以后，狀態(tài)機在最后一個狀態(tài)產生一個高脈沖信號。表明此次加權動作結束并準備下一次的加權動作。同時權值更新完畢后，DSP使FLAG信號抬高產生一個脈沖信號，表明此時新的權值已經存儲完畢。權值更新模塊根據(jù)這兩個信號再通過簡單的邏輯運算實現(xiàn)乒乓結構的翻轉動作。在下一次加權動作前，新的權值已經切換到位。3、加權上變頻部分在本模塊設計當中前面一部分為加權設計，后面一部分為內插后的數(shù)字上變頻設計。其結構框圖如圖4所示。在加權設計當中，輸入X，權值W，輸出Y均為IQ兩路信號。其中X為經過數(shù)字下變頻，抽取以后的輸入信號，W為DSP更新的權值圖4DSP內計算出的權值是浮點型的，而加權求和是在FPGA內完成的且適合做定點運算。因此有必要把權值W轉換成定點數(shù)的形式，而在轉換的過程中發(fā)現(xiàn)36個權值基本上都是小數(shù)，若直接轉換則會被轉換成O，因此在浮點數(shù)轉換成定點數(shù)之前先乘以一個系數(shù)，該系數(shù)的大小根據(jù)精度的要求自己定義，為了后續(xù)處理方便一般取,權值轉換成定點數(shù)后計算。圖5正交數(shù)字上變頻模塊采用的是基于內插的調制模型，其基本數(shù)學模型如圖5所示。在正交上變頻之前先內插n個零點，提高數(shù)據(jù)速率。內插后頻譜會壓縮，搬移。因此在內插過后要用數(shù)字濾波器對Y(n)進行濾波。當內插因子比較大時，低通濾波器會因為階數(shù)太高而難以實現(xiàn)，此時可以用多級內插來實現(xiàn)。DSP算法實現(xiàn)DSP的基本簡單算法如圖6所示，采用基于LMS的空時自適應算法來實現(xiàn)權值的求取與更新，并及時的交由FPGA來實現(xiàn)相應應用。圖6首先是START，主要操作有：配置系統(tǒng)寄存器(SYSCON)、程序控制寄存器(SOCTL)、中斷控制寄存器(INTCTL)，主要定義存儲器狀態(tài)、中斷使能等，這些操作在主函數(shù)開頭實現(xiàn)；從FPGA內讀取采集到的數(shù)據(jù)，通過調用子函數(shù)data_read來實現(xiàn)；數(shù)據(jù)讀取完畢后給FLAGO信號一個脈沖周期，告訴FPGA數(shù)據(jù)讀取完，F(xiàn)PGA可以進行下一輪數(shù)據(jù)的存儲，此操作可以通過配置FLAG控制寄存器來實現(xiàn)；將讀取完的數(shù)據(jù)轉化為32位浮點數(shù)，此后DSP將進行浮點數(shù)計算。然后是初始化，主要操作有：將初始值清零，然后計算阻塞矩陣，賦值衰減因子,權向量初始化，空時二維方向歸一化等自適應相應參數(shù)的計算。再是空時自適應算法迭代計算，權值求出后，將權值的格式由浮點數(shù)轉變?yōu)槎c數(shù)，需要注意的是計算出的權值基本上都是小數(shù)，若直接轉化，則會轉換成0，因此在浮點數(shù)轉換成定點數(shù)之前先