基于可編程邏輯器件的電子設(shè)計(jì)

EDA技術(shù)數(shù)字系統(tǒng)的設(shè)計(jì)EDA技術(shù)與PLDARM、DSP、PLD/FPGA的技術(shù)特點(diǎn)和區(qū)別初級(jí)電子設(shè)計(jì)工程師認(rèn)證綜合知識(shí)考試命題范圍第二章基于可編程邏輯器件的電子設(shè)計(jì)什么是EDA技術(shù)？EDA（ElectronicDesignAutomation，電子設(shè)計(jì)自動(dòng)化）是在計(jì)算機(jī)的輔助下完成電子產(chǎn)品設(shè)計(jì)的一種先進(jìn)的硬件設(shè)計(jì)技術(shù)！是立足于計(jì)算機(jī)工作平臺(tái)開(kāi)發(fā)出來(lái)的一整套先進(jìn)的設(shè)計(jì)電子系統(tǒng)的軟件工具。計(jì)算機(jī)并口器件編程接口PCBBoardPLD編程目標(biāo)文件EDA技術(shù)一、EDA技術(shù)特點(diǎn)是立足于計(jì)算機(jī)工作平臺(tái)開(kāi)發(fā)出來(lái)的一整套先進(jìn)的設(shè)計(jì)電子系統(tǒng)的軟件工具。是在計(jì)算機(jī)的輔助下完成電子產(chǎn)品設(shè)計(jì)方案的輸入、處理、仿真和下載的一種硬件設(shè)計(jì)技術(shù)。是微電子技術(shù)中的核心技術(shù)之一，是現(xiàn)代集成系統(tǒng)設(shè)計(jì)的重要方法。EDA技術(shù)2．EDA技術(shù)的歷史以計(jì)算機(jī)科學(xué)、微電子技術(shù)的發(fā)展為基礎(chǔ)匯集了計(jì)算機(jī)圖形學(xué)、拓?fù)鋵W(xué)和計(jì)算數(shù)學(xué)等學(xué)科的最新成果3個(gè)發(fā)展階段（1）CAD（Computer-AidedDesign）階段（1964~1978）“上帝時(shí)代”最早的EDA技術(shù)：電路模擬、邏輯模擬、MOS同步和模擬、PCB布局、線路布線和標(biāo)準(zhǔn)電池等技術(shù)只能進(jìn)行PCB板布局布線和簡(jiǎn)單版圖繪制EDA技術(shù)（2）CAE（Computer-AidedEngineering）階段（1978~1997）“英雄時(shí)代”電子CAD工具逐步完善，單點(diǎn)工具集成化并從技術(shù)上向CAE過(guò)渡：誕生了先進(jìn)的布局和布線、邏輯綜合、HDL語(yǔ)言、模擬加速器和仿真器以及高級(jí)綜合等技術(shù)（3）EDA階段（1993~現(xiàn)在）“人性時(shí)代”微電子工藝飛速發(fā)展，工藝水平已達(dá)到深亞微米級(jí)；晶體管集成度提高到百萬(wàn)門(mén)甚至千萬(wàn)門(mén)級(jí)；因特網(wǎng)開(kāi)始進(jìn)入廣泛應(yīng)用階段，工程師們開(kāi)始設(shè)計(jì)系統(tǒng)級(jí)芯片(systems-on-chip)EDA技術(shù)發(fā)展到物理校驗(yàn)、布局、邏輯綜合、模擬設(shè)計(jì)以及軟件/硬件協(xié)同設(shè)計(jì)。EDA技術(shù)已成為電子設(shè)計(jì)的重要工具EDA技術(shù)受制造技術(shù)驅(qū)動(dòng)而發(fā)展隨微電子技術(shù)、計(jì)算機(jī)技術(shù)而發(fā)展EDA技術(shù)3．現(xiàn)代EDA技術(shù)的特點(diǎn)特征：采用高級(jí)語(yǔ)言描述，具有系統(tǒng)級(jí)仿真和綜合能力（1）采用硬件描述語(yǔ)言HDL（HardwareDescriptionLanguage）與原理圖設(shè)計(jì)方法相比：更適于描述大規(guī)模的系統(tǒng)在抽象的層次上描述系統(tǒng)的結(jié)構(gòu)與功能采用HDL的優(yōu)點(diǎn)：語(yǔ)言的公開(kāi)可利用性設(shè)計(jì)與工藝的無(wú)關(guān)性寬范圍的描述能力——系統(tǒng)級(jí)、算法級(jí)、RTL級(jí)、門(mén)級(jí)、開(kāi)關(guān)級(jí)便于組織大規(guī)模系統(tǒng)的設(shè)計(jì)便于設(shè)計(jì)的復(fù)用、交流、保存與修改EDA技術(shù)（2）高層綜合和優(yōu)化支持系統(tǒng)級(jí)的綜合與優(yōu)化。綜合：通過(guò)EDA工具把用HDL語(yǔ)言描述的模塊自動(dòng)轉(zhuǎn)換為用門(mén)級(jí)電路網(wǎng)表表示的模塊，即將電路映射到器件的專(zhuān)用基本結(jié)構(gòu)。優(yōu)化：采用優(yōu)化算法，將設(shè)計(jì)簡(jiǎn)化，去除冗余項(xiàng)，提高系統(tǒng)運(yùn)行速度。（3）并行工程定義：一種系統(tǒng)化的、集成化的、并行的產(chǎn)品及相關(guān)過(guò)程（指制造和維護(hù)）的開(kāi)發(fā)模式?，F(xiàn)代EDA工具建立了并行工程框架結(jié)構(gòu)的開(kāi)發(fā)環(huán)境，支持多人同時(shí)并行進(jìn)行設(shè)計(jì)。一種軟件平臺(tái)結(jié)構(gòu)（4）開(kāi)放性和標(biāo)準(zhǔn)化開(kāi)放性：EDA工具只要具有符合標(biāo)準(zhǔn)的開(kāi)放式框架結(jié)構(gòu)，就可以接納其他廠商的EDA工具一起進(jìn)行設(shè)計(jì)——資源共享標(biāo)準(zhǔn)化：隨著設(shè)計(jì)數(shù)據(jù)格式標(biāo)準(zhǔn)化→EDA框架標(biāo)準(zhǔn)化，即在同一個(gè)工作站上集成各具特色的多種EDA工具，它們能夠協(xié)同工作。EDA技術(shù)4．EDA技術(shù)的范疇和應(yīng)用可分為系統(tǒng)級(jí)、門(mén)級(jí)和物理實(shí)現(xiàn)級(jí)三個(gè)層次的輔助設(shè)計(jì)過(guò)程涵蓋了從系統(tǒng)級(jí)設(shè)計(jì)到版圖設(shè)計(jì)的全過(guò)程，涉及電子電路設(shè)計(jì)的各個(gè)領(lǐng)域：IC版圖設(shè)計(jì)PLD開(kāi)發(fā)電路（原理）設(shè)計(jì)模擬電路數(shù)字電路混合電路高速電路PCB板設(shè)計(jì)本課程內(nèi)容EDA技術(shù)5．EDA技術(shù)發(fā)展的現(xiàn)狀EDA技術(shù)在進(jìn)入21世紀(jì)后，得到了更大的發(fā)展，突出表現(xiàn)在以下幾個(gè)方面：使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能；在設(shè)計(jì)和仿真兩方面支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的功能強(qiáng)大的EDA軟件不斷推出。電子技術(shù)全方位納入EDA領(lǐng)域；EDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容；更大規(guī)模的FPGA和CPLD器件不斷推出；基于EDA工具的ASIC設(shè)計(jì)標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及IP核模塊；軟硬件IP核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)；SoC高效低成本設(shè)計(jì)技術(shù)的成熟。EDA技術(shù)6．EDA技術(shù)的發(fā)展方向（1）將沿著智能化、高性能、高層次綜合方向發(fā)展（2）支持軟硬件協(xié)同設(shè)計(jì)芯片和芯片工作所需的應(yīng)用軟件同時(shí)設(shè)計(jì)，同時(shí)完成。采用協(xié)同設(shè)計(jì)，可以及早發(fā)現(xiàn)問(wèn)題，保證一次設(shè)計(jì)成功，縮短開(kāi)發(fā)周期，這在設(shè)計(jì)大系統(tǒng)時(shí)尤為重要。

（3）采用描述系統(tǒng)的新的設(shè)計(jì)語(yǔ)言這種語(yǔ)言統(tǒng)一對(duì)硬件和軟件進(jìn)行描述和定義，從開(kāi)始設(shè)計(jì)功能參數(shù)的提出直至最終的驗(yàn)證。能夠使設(shè)計(jì)過(guò)程一體化；設(shè)計(jì)效率更高；而且必須從現(xiàn)存的方法學(xué)中深化出來(lái)。

（4）

推出更好的仿真和驗(yàn)證工具隨著單一芯片上邏輯門(mén)數(shù)量超過(guò)百萬(wàn)門(mén)，對(duì)設(shè)計(jì)的驗(yàn)證工作將變得比設(shè)計(jì)任務(wù)本身還要艱難。數(shù)字系統(tǒng)設(shè)計(jì)問(wèn)題的提出設(shè)計(jì)一個(gè)電子秒表電路，使之完成以下功能：按0.01s的步長(zhǎng)進(jìn)行計(jì)時(shí)；具有異步清零和啟動(dòng)/停止計(jì)數(shù)功能；并用數(shù)碼管顯示其秒高位、秒低位，百分秒高位、百分秒低位。為便于顯示，秒和百分秒信號(hào)均采用BCD碼計(jì)數(shù)方式。問(wèn)題的提出（續(xù)）輸入信號(hào)：clk：系統(tǒng)時(shí)鐘信號(hào)，f=50MHz；clr：異步清零信號(hào)，負(fù)脈沖有效；startstop：?jiǎn)?停信號(hào)，負(fù)脈沖有效。輸出信號(hào)：dsec[6..0]：驅(qū)動(dòng)數(shù)碼管，顯示秒高位；sec[6..0]：驅(qū)動(dòng)數(shù)碼管，顯示秒低位；cn：分鐘的進(jìn)位信號(hào)，接發(fā)光二極管，高有效；secd[6..0]、secm[6..0]分別顯示百分秒高位和百分秒低位。解決方案1——傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法1.根據(jù)設(shè)計(jì)要求劃分功能模塊；2.確定輸入和輸出的關(guān)系，畫(huà)出真值表；3.由真值表寫(xiě)出邏輯表達(dá)式；4.利用公式或卡諾圖進(jìn)行人工化簡(jiǎn)；5.根據(jù)化簡(jiǎn)后的邏輯表達(dá)式畫(huà)出電路原理圖；6.在面包板上進(jìn)行實(shí)驗(yàn)，驗(yàn)證電路的正確性；7.若無(wú)錯(cuò)誤，再在透明薄膜上用貼圖符號(hào)貼PCB圖；8.檢查后送制板廠制板；9.對(duì)PCB板進(jìn)行安裝、調(diào)試，若有大的錯(cuò)誤，修改設(shè)計(jì)，重復(fù)以上過(guò)程，重新制板。搭積木的方式！基于電路板的設(shè)計(jì)方法——采用固定功能的器件（通用型器件），通過(guò)設(shè)計(jì)電路板來(lái)實(shí)現(xiàn)系統(tǒng)功能解決方案2——現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法首先在計(jì)算機(jī)上安裝EDA軟件，它們能幫助設(shè)計(jì)者自動(dòng)完成幾乎所有的設(shè)計(jì)過(guò)程；再選擇合適的PLD芯片，可以在一片芯片中實(shí)現(xiàn)整個(gè)數(shù)字系統(tǒng)?；谛酒脑O(shè)計(jì)方法——采用PLD（可編程邏輯器件），利用EDA開(kāi)發(fā)工具，通過(guò)芯片設(shè)計(jì)來(lái)實(shí)現(xiàn)系統(tǒng)功能。EDA軟件空白PLD+數(shù)字系統(tǒng)編程現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法1.根據(jù)設(shè)計(jì)要求劃分功能模塊2.PLD開(kāi)發(fā)（利用EDA工具）（1）設(shè)計(jì)輸入：采用硬件描述語(yǔ)言（HDL），用條件語(yǔ)句或賦值語(yǔ)句表示輸入和輸出的邏輯關(guān)系，將整個(gè)程序輸入到計(jì)算機(jī)中；（2）設(shè)計(jì)的編譯：EDA工具可自動(dòng)進(jìn)行邏輯綜合，將功能描述轉(zhuǎn)換為門(mén)級(jí)描述，或轉(zhuǎn)換成具體PLD的網(wǎng)表文件，將網(wǎng)表文件自動(dòng)適配到具體芯片中進(jìn)行布局布線；（3）功能仿真和時(shí)序仿真；（4）編程下載到實(shí)際芯片中，在實(shí)驗(yàn)臺(tái)上進(jìn)行驗(yàn)證；（5）在每一階段若有問(wèn)題，可在計(jì)算機(jī)上直接修改設(shè)計(jì)，重復(fù)以上過(guò)程。現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法3.設(shè)計(jì)包含PLD芯片的電路板（1）在計(jì)算機(jī)上利用EDA軟件畫(huà)電路原理圖；（2）進(jìn)行電氣規(guī)則檢查無(wú)誤后，自動(dòng)生成網(wǎng)表文件；（3）利用EDA軟件畫(huà)PCB圖，自動(dòng)布線；（4）自動(dòng)進(jìn)行設(shè)計(jì)規(guī)則檢查，無(wú)誤后輸出文件，制板。

優(yōu)點(diǎn)：效率高——所有這一切，幾乎都是借助計(jì)算機(jī)利用EDA軟件自動(dòng)完成！容易檢查錯(cuò)誤，便于修改；設(shè)計(jì)周期短、成功率很高；產(chǎn)品體積小。EDA技術(shù)的范疇I(yíng)C版圖設(shè)計(jì)PLD設(shè)計(jì)電路設(shè)計(jì)PCB設(shè)計(jì)模擬電路數(shù)字電路混合電路設(shè)計(jì)輸入邏輯綜合仿真編程下載本課程內(nèi)容！學(xué)習(xí)EDA到底有什么用呢？真有趣，可以按自己的想法設(shè)計(jì)一個(gè)芯片！我也要參加全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽！呀，畢業(yè)設(shè)計(jì)和馮如杯正好能用得上哎！原來(lái)在一個(gè)芯片里就可以設(shè)計(jì)一個(gè)完整的計(jì)算機(jī)系統(tǒng)呀！找工作時(shí)也算得上一技之長(zhǎng)哦！數(shù)字系統(tǒng)的設(shè)計(jì)數(shù)字電路：對(duì)數(shù)字信號(hào)進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算的電路。數(shù)字集成電路：在一塊半導(dǎo)體基片上，把眾多的數(shù)字電路基本單元制作在一起形成的數(shù)字電路。數(shù)字集成電路按集成度分

每塊包含基本元件數(shù)小規(guī)模集成電路SSIC， 10100個(gè)；中規(guī)模集成電路MSIC， 1001000個(gè)；大規(guī)模集成電路LSIC， 100010000個(gè)；超大規(guī)模集成電路VLSIC， 10000個(gè)以上。

2.數(shù)字集成電路數(shù)字系統(tǒng)的設(shè)計(jì)按邏輯功能的特點(diǎn)分：（1）通用型：具有很強(qiáng)的通用性，邏輯功能較簡(jiǎn)單，且固定不變。（2）專(zhuān)用型：即專(zhuān)用集成電路ASIC（ApplicationSpecificIntegratedCircuit），為某種專(zhuān)門(mén)用途而設(shè)計(jì)的集成電路。數(shù)字系統(tǒng)的發(fā)展得益于數(shù)字器件和集成技術(shù)的發(fā)展。摩爾定律（Moore’slaw）：每18個(gè)月，芯片集成度提高1倍，功耗下降一半。數(shù)字系統(tǒng)爸的設(shè)計(jì)SSI躲C→M絹SIC晌→L均SIC游→V窩LSI娛C→神SOC世（Sy蹲ste事mO禽nC律hip罩片上系嚼統(tǒng)）→奴SOP汁C（S煉yst新em惠On迷aP妄rog論ram術(shù)mab惠le芝Chi渴p，可躁編程片鼓上系統(tǒng)情）3.數(shù)駕字器件的叔發(fā)展4.集擔(dān)成（IC洲，Int咐egra疾ted舅Circ沙uits掀）技術(shù)的振發(fā)展芯片的鳳工藝線密寬越來(lái)焰越小從19針97年低的0.熄35m，發(fā)微展到現(xiàn)序在的9躬0nm嚇。設(shè)計(jì)周期喂越來(lái)越短199黃7年時(shí)礎(chǔ)需要1虹2~18月，星現(xiàn)在可能品只需要半待年甚至更拉短！集成度努越來(lái)越猶高從19悔97年散的20擋萬(wàn)~50萬(wàn)節(jié)門(mén)，發(fā)話展到現(xiàn)龍?jiān)诘膸讉闱f(wàn)門(mén)捧。數(shù)字系統(tǒng)爸的設(shè)計(jì)最具有代反表性的I端C芯片：微控制我芯片（MCU概，Mic伶roC奮ontr考o(jì)lU鏈nit）可編程五邏輯器臉件（P柱LD，年P(guān)ro粥gra戲mma佳ble斬Lo離gic財(cái)De即vic胃e）數(shù)字信慈號(hào)處理粥器（D丙SP，愚D(zhuǎn)ig稱(chēng)ita妹lS潛ign飛al貼Pro航ces爹sor長(zhǎng)）大規(guī)模存恒儲(chǔ)芯片（建RAM/極ROM，賢Rand獻(xiàn)omA之cces艙sMe作mory遞/Rea刃dOn生lyM餅emor晶y）光電集蜓成芯片蛇（OE物IC，皆O(shè)pt恰ica加lE吳lec視tro燙nic劉IC駝）以上這也些器件杏構(gòu)成了呢現(xiàn)代數(shù)縫字系統(tǒng)電的基石趣。數(shù)字系誓統(tǒng)的設(shè)免計(jì)二、傳統(tǒng)的數(shù)字系另統(tǒng)設(shè)計(jì)方柱法基于電路板——采用固定殼功能器件秘（通用型滿器件），咸通過(guò)設(shè)計(jì)電路板來(lái)實(shí)現(xiàn)系床統(tǒng)功能寫(xiě)出真久值表或咳狀態(tài)表產(chǎn)→推出灑邏輯表寸達(dá)式→泉化簡(jiǎn)→宇邏輯電漏路圖→見(jiàn)用小規(guī)貼模邏輯疊器件來(lái)抄實(shí)現(xiàn)特點(diǎn)采用自下而磁上（Bo頂tto運(yùn)mU貪p）的先設(shè)計(jì)方墨法采用通用型邏輯器宣件搭積木胳式的方炭式在系統(tǒng)嘩硬件設(shè)汗計(jì)的后府期進(jìn)行鳳仿真和請(qǐng)調(diào)試主要設(shè)計(jì)殘文件是電路原竭理圖數(shù)字系單統(tǒng)的設(shè)遭計(jì)三、現(xiàn)代的數(shù)字免系統(tǒng)設(shè)衰計(jì)方法基于芯片——采用PL察D，利用米EDA開(kāi)凡發(fā)工具，通過(guò)芯片設(shè)計(jì)來(lái)良實(shí)現(xiàn)系舍統(tǒng)功能炮。計(jì)算機(jī)+EDA夸軟件空白PL壺D+→數(shù)字系統(tǒng)通常采誓用自上而云下（Top鮮Dow框n）的設(shè)總計(jì)方法采用可編程邏輯器陸件在系統(tǒng)硬僵件設(shè)計(jì)的蛛早期進(jìn)行媽仿真主要設(shè)計(jì)恰文件是用閘硬件描述德語(yǔ)言編寫(xiě)貞的源程序降低了兇硬件電皺路設(shè)計(jì)粥難度特點(diǎn)自行定義江器件內(nèi)部征的邏輯和克引腳寫(xiě)出真值玩表或狀態(tài)筍表→E女DA開(kāi)發(fā)暴工具自動(dòng)倡進(jìn)行邏輯使綜合→清模擬仿真扁→編程下銀載到PL講D中數(shù)字系亡統(tǒng)的設(shè)畏計(jì)特點(diǎn)傳統(tǒng)方法現(xiàn)代方法采用器件通用型器件PLD設(shè)計(jì)對(duì)象電路板芯片設(shè)計(jì)方法自下而上自上而下仿真時(shí)期系統(tǒng)硬件設(shè)計(jì)后期系統(tǒng)硬件設(shè)計(jì)早期主要設(shè)計(jì)文件電路原理圖HDL語(yǔ)言編寫(xiě)的程序數(shù)字系統(tǒng)犬的兩種設(shè)僻計(jì)方法比廚較數(shù)字系統(tǒng)圣的設(shè)計(jì)1.自脆上而下?lián)舻脑O(shè)計(jì)壤（To鴉pD齒own風(fēng)）占據(jù)主縱導(dǎo)地位輔助的祝設(shè)計(jì)手揚(yáng)段功能模泰塊劃分子模塊軌設(shè)計(jì)系統(tǒng)級(jí)設(shè)計(jì)功能級(jí)描述功能仿真門(mén)級(jí)描述時(shí)序仿真若仿真未席通過(guò)，則掙需修改設(shè)嫩計(jì)！2.自下臭而上的設(shè)仔計(jì)（Bo藏ttom陷Up）設(shè)計(jì)基寫(xiě)本單元炒→構(gòu)成刻子模塊侍→子系小統(tǒng)→系壯統(tǒng)EDA四技術(shù)與蔽PLD什么是起PLD勵(lì)？1．什么論是PLD面？PLD：Pro門(mén)gra捕mma雙ble兵Lo蛙gic義De戴vic簡(jiǎn)e，可昆編程邏須輯器件定義是用戶可顆自行定義院其邏輯功胡能的一種惑專(zhuān)用集成巧電路（A稿SIC）期。作為一種棟通用型器冬件生產(chǎn)，但其邏輯功旱能由用戶譽(yù)通過(guò)器件踏編程自行繞設(shè)定。PLD是行一種數(shù)字紗集成電路濫的半成品，在它使的芯片洗上按照曬一定的恥排列方子式集成差了大量碧的門(mén)和背觸發(fā)器企等基本戶邏輯元掏件，使控用者可撒以利用驕某種開(kāi)坑發(fā)工具誼對(duì)它進(jìn)胃行加工錢(qián)，等于脾把片內(nèi)想的元件孔連接起魔來(lái)，使廢它完成續(xù)某個(gè)邏龍輯電路禿或系統(tǒng)晚功能，妖成為一彼個(gè)可以客在實(shí)際騰電子系壩統(tǒng)中使愚用的專(zhuān)逐用集成航電路。PLD集后中了通用爸型器件和冰ASIC婆的優(yōu)點(diǎn)！EDA堤技術(shù)與彎PLD2．P續(xù)LD的牛特點(diǎn)（1）編程方名便：利用開(kāi)短發(fā)工具瞞，用戶皂可反復(fù)逐編程、肆擦除，飲修改設(shè)費(fèi)計(jì)方便（2）集成度高：?jiǎn)纹壛x輯門(mén)數(shù)宮已達(dá)數(shù)擋十萬(wàn)門(mén)盒甚至上柴百萬(wàn)門(mén)（3）速度快（4）價(jià)格低（5）開(kāi)發(fā)周期喊短：EDA開(kāi)蝕發(fā)工具齊內(nèi)全，設(shè)計(jì)興人員在很脊短時(shí)間內(nèi)稻可完成電擦路設(shè)計(jì)的僻輸入、編遠(yuǎn)譯、仿真礦和編程，忽大大縮短產(chǎn)了開(kāi)發(fā)周耀期。EDA債技術(shù)與合PLD三、PL銜D的發(fā)展丟演變發(fā)展于2竭0世紀(jì)7兄0年代初自。主要有滲FPL巧A、P傻A(chǔ)L、鴨GAL閱、CP非LD和肆FPG呀A等。器件含義出現(xiàn)時(shí)期FPLA現(xiàn)場(chǎng)可編程邏輯陣列20世紀(jì)70年代初PAL可編程陣列邏輯20世紀(jì)70年代末期GAL通用陣列邏輯20世紀(jì)80年代初期CPLD復(fù)雜可編程邏輯器件20世紀(jì)80年代中期FPGA現(xiàn)場(chǎng)可編程門(mén)陣列20世紀(jì)80年代中期表1-2蓮PL陡D的發(fā)展應(yīng)演變EDA斗技術(shù)與認(rèn)PLD工藝線漂寬：由于饒生產(chǎn)工揭藝的發(fā)繁展，P疾LD集資成電路貍的工藝皮線寬可來(lái)達(dá)到0壯.35m（1漏997靜年），兼0.1尋5m（20越01年）機(jī)，0.龍13m（20榜02、2狗003年夸），0般.1m（20駱04年）借；90還nm（2醫(yī)005年新）；目前半導(dǎo)體傻公司正重點(diǎn)貪研發(fā)60nm工藝。集成度：在一孔塊硅片芽上可集拼成上千仙萬(wàn)個(gè)以濃上邏輯性門(mén)。速度：器件財(cái)?shù)乃俣缺笜?biāo)↑僚，F(xiàn)P嫁GA的容門(mén)延時(shí)蟲(chóng)﹤3n梢s，C金PLD聲的系統(tǒng)庸速度﹥央180沿MHz鞏。工藝手奮段：CMO性S工藝在游速度上超偶過(guò)雙極型飾工藝，成廢為PLD尚的主要工稻藝手段。EDA亡技術(shù)與膛PLD四、ED串A技術(shù)與賴(lài)PLD的艷關(guān)系PLD的塌應(yīng)用開(kāi)發(fā)芽過(guò)程中貫污穿著ED滔A技術(shù)的陡應(yīng)用原始設(shè)匯計(jì)輸入EDA開(kāi)兵發(fā)軟件器件配置晉信息PLD硬件設(shè)翻備PLD告在編程靈搭活性、容量與速度等方面達(dá)睡到了相當(dāng)扔高的水平摩，可在一桑個(gè)器件中創(chuàng)實(shí)現(xiàn)具有蟻相當(dāng)規(guī)?；?、完整判、高速的珠數(shù)字系統(tǒng)暴。EDA戀開(kāi)發(fā)工本具也十旺分成熟代高效，筐可使用垂HDL宏語(yǔ)言、蘋(píng)電路圖宮、波形抖圖等多膽種方法半進(jìn)行設(shè)疼計(jì)輸入限，并進(jìn)范行綜合闊、仿真零與編程制。PLD廣采泛應(yīng)用于產(chǎn)品開(kāi)利發(fā)、原型設(shè)計(jì)、小批量享生產(chǎn)中。隨著PL述D成本和怠功耗不斷動(dòng)降低、性司能大幅度右提高，P聰LD開(kāi)始減取代高端晉ASI辛C、DSP和微處理懷器。FPGA/CPLD開(kāi)發(fā)板

--ALTERA

--LATTICE

--XILINXARM開(kāi)發(fā)板

--ARM7

--ARM9DSP開(kāi)發(fā)板

--DSP開(kāi)發(fā)板

--DSP仿真器單片機(jī)開(kāi)發(fā)板

--單片機(jī)開(kāi)發(fā)板

--單片機(jī)仿真器市場(chǎng)上常載見(jiàn)的電子松器件:賄單片機(jī),疼ARM束,DS踢P,P見(jiàn)LD/F謝PGAARM、者DSP、嫁PLD/勾FPGA妨的技術(shù)特捷點(diǎn)和區(qū)別ARM田（Ad真van觀ced熄RI團(tuán)SC尾Mac侍hin秒es）是微處理漆器行業(yè)的皮一家知名左企業(yè)，設(shè)聯(lián)計(jì)了大量震高性能、伴廉價(jià)、耗清能低的R盜ISC處袍理器、相責(zé)關(guān)技術(shù)及姨軟件。ARM架摔構(gòu)是面向中低預(yù)算市桿場(chǎng)設(shè)計(jì)的淺第一款R棒ISC微限處理器，基本是3想2位單片淘機(jī)的行業(yè)抱標(biāo)準(zhǔn)，它提豆供一系猴列內(nèi)核兔、體系擦擴(kuò)展、壺微處理綱器和系直統(tǒng)芯片愚方案，盒四個(gè)功疊能模塊覆可供生漸產(chǎn)廠商房誠(chéng)根據(jù)不顆同用戶唯的要求棚來(lái)配置邁生產(chǎn)。由于所譜有產(chǎn)品軟均采用浮一個(gè)通燭用的軟瀉件體系滔，所以煙相同的昏軟件可蹈在所有醉產(chǎn)品中路運(yùn)行。目前ARM惜在手持設(shè)騰備市場(chǎng)占噸有90以央上的份額，可以撓有效地宴縮短應(yīng)欄用程序煤開(kāi)發(fā)與勿測(cè)試的禁時(shí)間，氧也降低母了研發(fā)洗費(fèi)用。DSP的牲技術(shù)特點(diǎn)DSP簡(jiǎn)（di揮git山al什sin峰gna尊lp練roc燈ess個(gè)or）是一種獨(dú)務(wù)特的微處聞理器，有姥自己的完抄整指令系荒統(tǒng)，是以數(shù)字信延號(hào)來(lái)處理大量信才息的器唐件。一苗個(gè)數(shù)字價(jià)信號(hào)處派理器在攜一塊不妥大的芯軋片內(nèi)包哀括有控浙制單元著、運(yùn)算春?jiǎn)卧㈦A各種寄傅存器以貿(mào)及一定限數(shù)量的頂存儲(chǔ)單激元等等泄，在其弄外圍還墻可以連議接若干偽存儲(chǔ)器期，并可叨以與一鐘定數(shù)量乓的外部眠設(shè)備互熔相通信穗，有軟、硬餐件的全面績(jī)功能，本設(shè)身就是一屯個(gè)微型計(jì)錫算機(jī)。DSP問(wèn)采用的厚是哈佛羞設(shè)計(jì)，即數(shù)據(jù)避總線和地憲址總線分娛開(kāi)，使程結(jié)序和數(shù)據(jù)嫩分別存儲(chǔ)貞在兩個(gè)分暑開(kāi)的空間維，允許取柿指令和執(zhí)柴行指令完玻全重疊。斷也就是說(shuō)允在執(zhí)行上陵一條指令展的同時(shí)就良可取出下鋼一條指令杯，并進(jìn)行思譯碼，這考大大的提腸高了微處榜理器的速溝度。另件外還允許同在程序空舉間和數(shù)據(jù)喊空間之間奪進(jìn)行傳輸濤，因?yàn)樵鼍藜恿似骷虻撵`活性廢。其工作犧原理是主接收?；閿M信號(hào)，轉(zhuǎn)換莊為0或浩1的數(shù)脫字信號(hào)餃，再對(duì)伴數(shù)字信換號(hào)進(jìn)行節(jié)修改、皆刪除、砌強(qiáng)化，德并在其悠他系統(tǒng)鄰芯片中躲把數(shù)字啄數(shù)據(jù)解握譯回模蝴擬數(shù)據(jù)森或?qū)嶋H罰環(huán)境格拜式。它膨不僅具鋪有可編月程性，漏而且其攤實(shí)時(shí)運(yùn)勞行速度晚可達(dá)每桃秒數(shù)以祥千萬(wàn)條房誠(chéng)復(fù)雜指軋令程序惑，遠(yuǎn)遠(yuǎn)東超過(guò)通漫用微處弱理器，喘是數(shù)字拌化電子隊(duì)世界中璃日益重崗要的電玻腦芯片誕。它的強(qiáng)大乳數(shù)據(jù)處理歪能力和高島運(yùn)行速度，是最頃值得稱(chēng)胖道的兩兆大特色屠。由于謠它運(yùn)算鉤能力很忠強(qiáng)，速巖度很快禾，體積奮很小，麗而且采動(dòng)用軟件魂編程具急有高度法的靈活所性，因污此為從卻事各種帽復(fù)雜的撐應(yīng)用提釣供了一束條有效扁途徑。DSP芯悅片根據(jù)數(shù)字腥信號(hào)處理眨的要求，絹DSP芯激片一般具意有如下主轎要特點(diǎn)：輸（1什）在一個(gè)勒指令周期舉內(nèi)可完成崗一次乘法懂和一次加灶法；吊（2）淹程序和數(shù)議據(jù)空間分鏡開(kāi)，可以恭同時(shí)訪問(wèn)撿指令和數(shù)弟據(jù)；咱（3）風(fēng)片內(nèi)具有交快速RA遙M，通常白可通過(guò)獨(dú)屆立的數(shù)據(jù)峰總線在兩廈塊中同時(shí)棋訪問(wèn)；碗（4免）具有低鬼開(kāi)銷(xiāo)或無(wú)博開(kāi)銷(xiāo)循環(huán)掠及跳轉(zhuǎn)的鍛硬件支持呈；待（5）快墻速的中斷忘處理和硬匪件I/O朱支持；樹(shù)（6哀）具有在砍單周期內(nèi)導(dǎo)操作的多走個(gè)硬件地需址產(chǎn)生器鉆；超（7）可企以并行執(zhí)賊行多個(gè)操激作；他（8）稻支持流水洋線操作，候使取指、劈燕譯碼和執(zhí)障行等操作訴可以重疊額執(zhí)行。尚當(dāng)然牧，與通用盾微處理左器相比偶，DS暗P芯片棟的其他榜通用功饑能相對(duì)喊較弱些稱(chēng)。FPGA令是英文F基ield撿Pro坐gram而mabl羞eGa爸teA夢(mèng)rray匙（現(xiàn)場(chǎng)可既編程門(mén)陣桌列）它是在廉PAL沉、GA功L、P鑄LD等?？删幊啼P器件的物基礎(chǔ)上肌進(jìn)一步庫(kù)發(fā)展的草產(chǎn)物，仰是專(zhuān)用它集成電銜路（A才SIC榨）中集感成度最景高的一狀種。F翅PGA極采用了頓邏輯單向元陣列辮LCA裂（Lo否gic浩Ce怪ll成Arr沉ay）頭這樣一塔個(gè)新概煌念，內(nèi)篇部包括知可配置疑邏輯模洞塊CL緊B（C猴onf殊igu失rab躲le孫Log喊ic開(kāi)Blo攏ck）詳、輸出淹輸入模段塊IO飲B（I籍npu驚tO得utp維ut寒Blo杏ck）樸和內(nèi)部昏連線（頭Int項(xiàng)erc涂onn系ect提）三個(gè)奇部分。用戶可添對(duì)FP段GA內(nèi)蹤蝶部的邏志輯模塊躲和I/斑O模塊誦重新配乎置，以凱實(shí)現(xiàn)用胃戶的邏勿輯。它沖還具有缺靜態(tài)可蘿重復(fù)編細(xì)程和動(dòng)愿態(tài)在系攀統(tǒng)重構(gòu)槍的特性摩，使得硬碧件的功利能可以往像軟件鄭一樣通勇過(guò)編程繡來(lái)修改碧。FPGA撕的技術(shù)特懂點(diǎn)作為專(zhuān)逐用集成敬電路（沈ASI案C）領(lǐng)收域中的博一種半匆定制電季路，F(xiàn)P卵GA既秧解決了泡定制電借路的不攜足，又暴克服了健原有可礎(chǔ)編程器充件門(mén)電膠路數(shù)有咸限的缺紗點(diǎn)?？纱逡院敛惶艨鋸埖南抵v，F(xiàn)青PGA待能完成陵任何數(shù)駐字器件侍的功能訊，上至具高性能歪CPU李,下至漲簡(jiǎn)單的屑74電昌路，都咬可以用角FPG齡A來(lái)實(shí)榜現(xiàn)。F伐PGA橋如同一巖張白紙箱或是一抽堆積木辨，工程師可趟以通過(guò)傳拔統(tǒng)的原理滔圖輸入法悄，或是硬衛(wèi)件描述語(yǔ)膨言自由的冶設(shè)計(jì)一個(gè)哀數(shù)字系統(tǒng)。通過(guò)軟件箱仿真，我農(nóng)們可以事亞先驗(yàn)證設(shè)互計(jì)的正確館性。在P平CB完成熔以后，還刻可以利用拆FPGA扔的在線修瓣改能力，寧隨時(shí)修改霉設(shè)計(jì)而不幅必改動(dòng)硬裝件電路。丸使用FP殃GA來(lái)開(kāi)情發(fā)數(shù)字電市路，可以閉大大縮短液設(shè)計(jì)時(shí)間津，減少P尺CB面積披，提高系淡統(tǒng)的可靠礙性。FP世GA是由退存放在片網(wǎng)內(nèi)RAM壩中的程序縣來(lái)設(shè)置其僵工作狀態(tài)伸的，因此夢(mèng)工作時(shí)需璃要對(duì)片內(nèi)汽的RAM澤進(jìn)行編程削。用戶可再以根據(jù)不魔同的配置脂模式，采左用不同的枯編程方式閣。加電時(shí)芝，F(xiàn)PG酷A芯片將項(xiàng)EPRO建M中數(shù)據(jù)盛讀入片內(nèi)每編程RA侵M中，配灶置完成后愿，F(xiàn)PG鋒A進(jìn)入工掃作狀態(tài)。悠掉電后，嚴(yán)FPGA碎恢復(fù)成白構(gòu)片，內(nèi)部御邏輯關(guān)系逼消失，因類(lèi)此，F(xiàn)P僚GA能夠農(nóng)反復(fù)使用世。FPG釣A的編程止無(wú)須專(zhuān)用侮的FPG序A編程器襲，只須用瓜通用的E犬PROM取、PRO鬧M編程器蜘即可。當(dāng)曠需要修改針FPGA達(dá)功能時(shí)，庭只需換一息片EPR吸OM即可慨。這樣，域同一片F(xiàn)策PGA，飼不同的編枯程數(shù)據(jù)，型可以產(chǎn)生苗不同的電盾路功能。竄因此，F(xiàn)磁PGA的爬使用非常薪靈活?？梢哉f(shuō)，說(shuō)FPGA懶芯片是小勁批量系統(tǒng)敘提高系統(tǒng)稀集成度、濁可靠性的子最佳選擇獨(dú)之一。目前F核PGA吊的品種血很多，你有XI粥LIN奶X的X懸C系列稍、TI禁公司的潮TPC團(tuán)系列、伙ALT鋤ERA夜公司的遷FIE風(fēng)X系列找等。ARM、欣DSP、摩FPGA君區(qū)別ARM尚具有比貌較強(qiáng)的醒事務(wù)管形理功能店，可以用交來(lái)跑界樓面以及耐應(yīng)用程步序等，其優(yōu)勸勢(shì)主要體記現(xiàn)在控制方遞面。DSP主廊要是用來(lái)舞計(jì)算的，誘比如進(jìn)行湊加密解密偉、調(diào)制解擴(kuò)調(diào)等，優(yōu)勢(shì)是閑強(qiáng)大的罩?jǐn)?shù)據(jù)處含理能力箏和較高懲的運(yùn)行別速度。FPG句A可以丸用VH菠DL或融ver還ilo芽gHD弓L來(lái)編景程，靈靠活性強(qiáng)提，由于狼能夠進(jìn)傘行編程游、除錯(cuò)區(qū)、再編事程和重叫復(fù)操作嫁，因此可以充分宣地進(jìn)行設(shè)并計(jì)開(kāi)發(fā)和嫌驗(yàn)證。當(dāng)電路輝有少量改桂動(dòng)時(shí)，更緣瑞能顯示出還FPGA瘋的優(yōu)勢(shì)，易其現(xiàn)場(chǎng)編膀程能力可夕以延長(zhǎng)產(chǎn)湖品在市場(chǎng)體上的壽命竄，而這種滾能力可以叉用來(lái)進(jìn)行眼系統(tǒng)升級(jí)嚴(yán)或除錯(cuò)。基于D煎SP和交ADS宰836駝4的高驚速數(shù)據(jù)瘦采集處緩理系統(tǒng)DSP頌接收上白位機(jī)通炒過(guò)US彼B總線池發(fā)送的尤命令，樹(shù)完成系驚統(tǒng)工作輪參數(shù)的鬧設(shè)置，逃并通過(guò)殿模擬地勾址／數(shù)膊據(jù)總線雀與CP祥L(zhǎng)D進(jìn)險(xiǎn)行通信玻，向C朽PLD殲發(fā)送控耽制命令糟；對(duì)外部葬的多路丙模擬量毀輸入進(jìn)環(huán)行信號(hào)攀調(diào)理，逆在CP崖LD控絮制下進(jìn)餐行單通亂道或多洲通道A父/D轉(zhuǎn)覽換，將艦采集到笑的數(shù)據(jù)談存儲(chǔ)在屆一片F(xiàn)美IFO癥芯片中潮；當(dāng)F熔IFO掠中存儲(chǔ)拳的數(shù)據(jù)拉半滿時(shí)敞，對(duì)D咸SP產(chǎn)勝生一個(gè)蘭中斷信鬧號(hào)，D豆SP收啄到此中倘斷信號(hào)繪后，取號(hào)出FI寧FO中砌的部分鑒數(shù)據(jù)，援進(jìn)行前帽端數(shù)字胖信號(hào)處辯理，將絡(luò)處理完殃畢的數(shù)拜據(jù)通過(guò)維USB輩總線傳凈給上位盜機(jī)；上位機(jī)實(shí)污現(xiàn)各種圖廉形界面操界作和后端哄信號(hào)處理摘，對(duì)所采視集的信號(hào)歷進(jìn)行分析竊。系統(tǒng)可寇對(duì)輸入的姑多路模擬劇信號(hào)進(jìn)行富同步采樣抽，這就使?jié)嵉貌杉叫莸臄?shù)據(jù)不草僅含有模努擬信號(hào)的泉幅度特性代，同時(shí)還胡保持不同撒模擬信號(hào)攔之間的相迅位差異；遙采樣頻率偷可以預(yù)置慌，以適應(yīng)騰不同速率丙的采樣要取求。初級(jí)電歉子設(shè)計(jì)慢工程師碼認(rèn)證綜窄合知識(shí)嫌考試命低題范圍一、

命趨題依據(jù)婚1.偶照歷屆全依國(guó)大學(xué)生丈電子設(shè)計(jì)夫競(jìng)賽試題仆的相關(guān)知角識(shí)、系統(tǒng)寨組成、電姨路分析等葵；

2拍.

參照拔教育部對(duì)念部分高校騾教學(xué)評(píng)估金時(shí)的電類(lèi)尋學(xué)生評(píng)測(cè)福試題的相歲關(guān)內(nèi)容；盆3.鳥(niǎo)參照國(guó)吼內(nèi)主要高贈(zèng)校電子信弄息類(lèi)專(zhuān)業(yè)渣教學(xué)計(jì)劃冤中所涉課貍程及實(shí)驗(yàn)巖的基本知屯識(shí)與基本類(lèi)技能；貌4.翻參照電子御設(shè)計(jì)工程慣師認(rèn)證培受訓(xùn)大綱及伐考試要求天。態(tài)二、

命養(yǎng)題原則規(guī)1.勢(shì)著重于基篩本知識(shí)的暴掌握與運(yùn)路用；傅2.

著醒重于基本嚼技能的考耕核；絲式3.

電孟子線路的積分析（讀筒圖能力）革；

4逢.

著重角于小系統(tǒng)惰的設(shè)計(jì)與堪分析（系煤統(tǒng)組成、息所用電路倦、技能重禁點(diǎn)與難點(diǎn)刃）。算三、襯試題形式還初級(jí)電子柱設(shè)計(jì)工程劍師（10巖0分）：食1.朽是非油題陣24分賣(mài)2.屯選擇題田2骨6分幫3.類(lèi)填空題捐16絡(luò)分

4羨.

簡(jiǎn)賴(lài)答題砌15分泊5.慎綜合扒題蹄19分醬助理電柜子設(shè)計(jì)工蟲(chóng)程師（1盛30分）亭：

在避初級(jí)電子女設(shè)計(jì)工程守師的基礎(chǔ)暮上，另加倒3