存儲(chǔ)器系統(tǒng)與接口

存儲(chǔ)器系統(tǒng)與接口第1頁，共74頁，2023年，2月20日，星期一5.1存儲(chǔ)器系統(tǒng)概述主要內(nèi)容：半導(dǎo)體存儲(chǔ)器的分類及特點(diǎn)儲(chǔ)存系統(tǒng)的一般概念（現(xiàn)代儲(chǔ)存系統(tǒng)）存儲(chǔ)器系統(tǒng)及其主要技術(shù)指標(biāo)第2頁，共74頁，2023年，2月20日，星期一一、有關(guān)存儲(chǔ)器幾種分類

按構(gòu)成存儲(chǔ)器的器件和存儲(chǔ)介質(zhì)分類

半導(dǎo)體存儲(chǔ)器磁盤和磁帶等磁表面存儲(chǔ)器光電存儲(chǔ)器

由于半導(dǎo)體存儲(chǔ)器具有存取速度快、集成度高、體積小、功耗低、應(yīng)用方便等優(yōu)點(diǎn)，在此我們只討論半導(dǎo)體存儲(chǔ)器。也稱內(nèi)存外存，輔存內(nèi)存，主存第3頁，共74頁，2023年，2月20日，星期一按存取方式分類

隨機(jī)存儲(chǔ)器RAM(RandomAccessMemory)

只讀存儲(chǔ)器ROM（Read-OnlyMemory）

RAM和ROM是我們討論的重點(diǎn)第4頁，共74頁，2023年，2月20日，星期一半導(dǎo)體存儲(chǔ)器靜態(tài)隨機(jī)SRAM動(dòng)態(tài)隨機(jī)DRAM一次性編程PROM可擦除EPROM紫外光擦除UREPROM電擦除EEPROM讀寫存儲(chǔ)器RAM只讀存儲(chǔ)器ROM雙極型MOS掩膜ROM可編程ROM

圖半導(dǎo)體存儲(chǔ)器分類第5頁，共74頁，2023年，2月20日，星期一二多層存儲(chǔ)結(jié)構(gòu)概念（現(xiàn)代）

1、核心是解決容量、速度、價(jià)格間的矛盾，建立起多層存儲(chǔ)結(jié)構(gòu)。將兩個(gè)或兩個(gè)以上速度、容量和價(jià)格各不相同的存儲(chǔ)器用硬件、軟件或軟硬件相結(jié)合的方法連接起來構(gòu)成存儲(chǔ)系統(tǒng)。第6頁，共74頁，2023年，2月20日，星期一價(jià)格，容量，速度，構(gòu)成最佳性價(jià)比的儲(chǔ)存系統(tǒng)第7頁，共74頁，2023年，2月20日，星期一2、Cache—主存層次

Cache存儲(chǔ)系統(tǒng)速度接近于Cache,容量接近于主存；CacheCPU主存輔助硬件在主存和CPU之間設(shè)置高速緩存，構(gòu)成Cache—主存存儲(chǔ)層次，Cache由硬件來實(shí)現(xiàn)，要能跟得上CPU的要求。解決速度與成本間的矛盾第8頁，共74頁，2023年，2月20日，星期一Cash儲(chǔ)存系統(tǒng)要點(diǎn)：命中率H，CPU從速度較高的存儲(chǔ)器中訪問到數(shù)據(jù)的概率。程序訪問局部化原理：指令是連續(xù)分布的；數(shù)據(jù)和變量的安排相對(duì)集中；循環(huán)程序和自程序的重復(fù)運(yùn)行。對(duì)局部化的數(shù)據(jù)頻繁訪問。Cash由高速SRAM構(gòu)成，存取時(shí)間為ns主存由動(dòng)態(tài)存儲(chǔ)器組成，存取時(shí)間為幾十ns指令數(shù)據(jù)的預(yù)取技術(shù)，同時(shí)讀取多字節(jié)指令或數(shù)據(jù)，可以有效提高命中率。從而提高內(nèi)存的存取速度。T=H*T1+（1-H）*T2現(xiàn)代微機(jī)的Cash和內(nèi)存空間比1：128，命中率90%以上。第9頁，共74頁，2023年，2月20日，星期一3、主存—輔存層次：虛擬存儲(chǔ)系統(tǒng)輔助軟硬設(shè)備主存輔存通過軟硬件結(jié)合，把主存與輔存統(tǒng)一成一個(gè)整體，形成主存—輔存存儲(chǔ)結(jié)構(gòu)。程序員可以統(tǒng)一編址，構(gòu)成虛擬儲(chǔ)存容量，解決容量與成本間的矛盾。速度接近于內(nèi)存,容量接近于輔存；區(qū)別實(shí)存容量第10頁，共74頁，2023年，2月20日，星期一虛擬儲(chǔ)存系統(tǒng)要點(diǎn)：命中率H，CPU從速度較高的存儲(chǔ)器中訪問到數(shù)據(jù)的概率。程序訪問局部化原理：指令是連續(xù)分布的；數(shù)據(jù)和變量的安排相對(duì)集中；循環(huán)程序和自程序的重復(fù)運(yùn)行。對(duì)局部化的數(shù)據(jù)頻繁訪問。主存系統(tǒng)由Cash構(gòu)成，存取時(shí)間為ns輔存多由磁表面存儲(chǔ)器組成，存取時(shí)間為ms磁表面儲(chǔ)存是以扇區(qū)（512B）為單位訪問的有效提高命中率。從而提高內(nèi)存的存取速度。C=（C1*S1+C2*S2）/（S1+S2）第11頁，共74頁，2023年，2月20日，星期一三、主存儲(chǔ)器的主要技術(shù)指標(biāo)存儲(chǔ)容量存取時(shí)間（MemoryAccessTime）儲(chǔ)存周期（MemoryCycleTime)可靠性功耗等

第12頁，共74頁，2023年，2月20日，星期一（1）容量存儲(chǔ)容量存儲(chǔ)器可以容納的二進(jìn)制信息量稱為存儲(chǔ)容量（尋址空間，由CPU的地址線決定）.

實(shí)際存儲(chǔ)容量：在計(jì)算機(jī)系統(tǒng)中具體配置了多少內(nèi)存。

常用單位：MB、GB、TB其中：1kB=210B1M=210kB=220B1GB=210MB=230B1TB=210GB=240B第13頁，共74頁，2023年，2月20日，星期一（2）.存取時(shí)間存取時(shí)間又稱存儲(chǔ)器訪問時(shí)間。指啟動(dòng)一次存儲(chǔ)器操作到完成該操作所需的時(shí)間

tA。（3）.存取周期存取周期是連續(xù)啟動(dòng)兩次獨(dú)立的存儲(chǔ)器操作所需的最小的時(shí)間間隔TC，一般TC≥tA。第14頁，共74頁，2023年，2月20日，星期一（4）可靠性

可靠性是用平均故障間隔時(shí)間來衡量（MTBF,MeanTimeBetweenFailures）（5）功耗

功耗通常是指每個(gè)存儲(chǔ)元消耗功率的大小第15頁，共74頁，2023年，2月20日，星期一5.2隨機(jī)儲(chǔ)存器RAM（ROM）掌握：SRAM與DRAM的主要特點(diǎn)幾種常用存儲(chǔ)器芯片及其與系統(tǒng)的連接（接口）存儲(chǔ)器擴(kuò)展技術(shù)第16頁，共74頁，2023年，2月20日，星期一DRAM通常用單管組成基本存儲(chǔ)電路，存儲(chǔ)元主要由電容構(gòu)成，由于電容存在的漏電現(xiàn)象而使其存儲(chǔ)的信息不穩(wěn)定，故DRAM芯片需要定時(shí)刷新。集成度高SRAM，存儲(chǔ)單元由雙穩(wěn)電路構(gòu)成，存儲(chǔ)信息穩(wěn)定。SRAM通常有6管構(gòu)成的雙穩(wěn)態(tài)觸發(fā)器作為基本存儲(chǔ)電路，速度快一.特點(diǎn)現(xiàn)代微機(jī)中多使用DRAM，8086/8088多使用SRAM第17頁，共74頁，2023年，2月20日，星期一（1）靜態(tài)存儲(chǔ)單元SRAM

圖中T1T2是工作管，T3T4是負(fù)載管，T5T6是控制管，T7T8也是控制管，它們?yōu)橥涣芯€上的存儲(chǔ)單元共用。不需要刷新，簡(jiǎn)化外圍電路。二、主存儲(chǔ)器的基本組成第18頁，共74頁，2023年，2月20日，星期一（2）動(dòng)態(tài)存儲(chǔ)單元DRAM

(1)每次讀出后，內(nèi)容被破壞，要采取恢復(fù)措施，即需要刷新，外圍電路復(fù)雜。(2)集成度高，功耗低。第19頁，共74頁，2023年，2月20日，星期一（3）、儲(chǔ)存體--RAM基本儲(chǔ)存電路有規(guī)則的組合起來構(gòu)成儲(chǔ)存體。外圍電路

a.地址譯碼器

b.讀/寫控制及I/O電路

c.片選控制CS儲(chǔ)存體和外圍電路構(gòu)成儲(chǔ)存器RAM控制邏輯電路第20頁，共74頁，2023年，2月20日，星期一（4）SRAM常用芯片介紹

不同的靜態(tài)RAM的內(nèi)部結(jié)構(gòu)基本相同，只是在不同容量時(shí)其存儲(chǔ)體的矩陣排列結(jié)構(gòu)不同。典型的靜態(tài)RAM芯片如Intel2114（1K×4位），6116（2K×8位），6264（8K×8位），62128（16K×8位）和62256（32K×8位）-8256等。

位結(jié)構(gòu)決定了數(shù)據(jù)線的數(shù)量，容量結(jié)構(gòu)決定了地址線的數(shù)量。

例如將1024×1位的芯片組成1024B的儲(chǔ)存空間，需要8塊芯片；需要10根地址線。

8位芯片常用！62128:16K×8位(14根地址線)62256:32K×8位(15根地址線)第21頁，共74頁，2023年，2月20日，星期一123456789101112131428272625242322212019181716156264NCA4A5A6

A7A8

A9A10A11A12I/O1I/O2I/O3GNDVCCWECE2A3A2A1OEA0CE1I/O8I/O7I/O6I/O5I/O4

表4.1

6264的操作方式I/O1~I/O8

IN寫

1100OUT讀

0101高阻輸出禁止1101高阻未選中×0××高阻未選中××1×I/O1~I/O8方式

WE

CE1CE2OE

圖SRAM6264引腳圖第22頁，共74頁，2023年，2月20日，星期一圖4.8為SRAM6264芯片的引腳圖，其容量為8K×8位，即共有8K（213）個(gè)單元，每單元8位。因此，共需地址線13條，即A12~A0；數(shù)據(jù)線8條即I/O8~I/O1、WE、OE、CE1、CE2的共同作用決定了SRAM6264的操作方式，如表4.1所示。第23頁，共74頁，2023年，2月20日，星期一（5）DRAM常用芯片介紹P207

典型的靜態(tài)RAM芯片如Intel2116（16K×1位），21256（256K×1位）。

行列地址分時(shí)傳送，共用一組地址信號(hào)線；地址信號(hào)線的數(shù)量?jī)H。為同等容量SRAM芯片的一半。

1位芯片常用！第24頁，共74頁，2023年，2月20日，星期一讀命令DRAM2164A的數(shù)據(jù)讀出時(shí)序圖第25頁，共74頁，2023年，2月20日，星期一DRAM芯片2164A12345678161514131211109NCDINWERASA0A1A2GNDVCCCASDOUTA6A3A4A5A7第26頁，共74頁，2023年，2月20日，星期一主要引線RAS：行地址選通信號(hào)。用于鎖存行地址；CAS：列地址選通信號(hào)。地址總線上先送上行地址，后送上列地址，它們分別在RAS和CAS有效期間被鎖存在鎖存器中。DIN：數(shù)據(jù)輸入DOUT：數(shù)據(jù)輸出WE=0數(shù)據(jù)寫入WE=1數(shù)據(jù)讀出WE：寫允許信號(hào)第27頁，共74頁，2023年，2月20日，星期一圖4.17EPROM的基本存儲(chǔ)電路和FAMOS結(jié)構(gòu)PPSDSIO2SIO2+++N基底源極漏極多晶硅浮置柵字選線浮置柵場(chǎng)效應(yīng)管位線(a)EPROM的基本存儲(chǔ)結(jié)構(gòu)(b)浮置柵雪崩注入型場(chǎng)效應(yīng)管結(jié)構(gòu)（6）EPROM基本儲(chǔ)存電路P214第28頁，共74頁，2023年，2月20日，星期一特點(diǎn)：(1)可以多次修改擦除。(2)EPROM通過紫外線光源擦除(編程后，窗口應(yīng)貼上不透光膠紙)。(3)E2PROM電可擦除。第29頁，共74頁，2023年，2月20日，星期一

典型的EPROM芯片

常用的典型EPROM芯片有：2716（2K×8）、2732（4K×8）、2764（8K×8）、27128（16K×8）、27256（32K×8）、27512（64K×8）等。

第30頁，共74頁，2023年，2月20日，星期一VCCPGMNC

A8A9A11OEA10CE

D7D6D5D4D3

123456789101112131428272625242322212019181716152764VPPA12A7A6

A5A4

A3A2A1A0D0D1D2GND封裝及引腳2764封裝圖A0～A12地址輸入，213=8192=8KD0～D7雙向數(shù)據(jù)線VPP

編程電壓輸入端OE輸出允許信號(hào)CE片選信號(hào)PGM編程脈沖輸入端，讀數(shù)據(jù)

時(shí)，PGM=1Intel-2764芯片是一塊8K×8bit的EPROM芯片，如圖所示：第31頁，共74頁，2023年，2月20日，星期一2764操作方式2764中第26腳為NC，若改為A13，則為27128芯片封裝圖第32頁，共74頁，2023年，2月20日，星期一EPROM和SRAM的相應(yīng)型號(hào)器件完全兼容，如2764和6264引腳完全兼容。與系統(tǒng)連接和RAM使用相同的方法。編成脈沖PGM和Vpp都連接在+5V。圖5-28p215第33頁，共74頁，2023年，2月20日，星期一三.SRAM芯片應(yīng)用(EPROM)

數(shù)據(jù)總線控制總線CPU地址總線

存

儲(chǔ)

器圖CPU與存儲(chǔ)器連接示意圖第34頁，共74頁，2023年，2月20日，星期一82848282存儲(chǔ)器8286I/O接口VccVccCLKMN/MXRDWRIO/MALEA16-A19AD0-AD15DT/RDENINTAINTRREADYRESET8088CPUSTBTOE數(shù)據(jù)總線地址總線OE8088最小組態(tài)系統(tǒng)配置圖時(shí)鐘發(fā)生器在最小模式系統(tǒng)中，還需加入：1片8284A3片8282/82831片8286/8287第35頁，共74頁，2023年，2月20日，星期一一般指存儲(chǔ)器的WE、OE、CS等與CPU的RD、WR、M/IO等相連，不同的存儲(chǔ)器和CPU連接時(shí)其使用的控制信號(hào)也不完全相同。1.控制信號(hào)的連接難點(diǎn)：片選！第36頁，共74頁，2023年，2月20日，星期一2、存儲(chǔ)器地址譯碼方法（地址線連接）

片內(nèi)尋址，取決于儲(chǔ)存芯片的地址線數(shù)。如6264，需要13根地址線。片選一般由高位地址線產(chǎn)生。如6--7根高位線。決定了該芯片的地址范圍。

片選信號(hào)的掌握是重要的部分。（1）.片選控制的譯碼方法

常用的片選控制譯碼方法有線選法、全譯碼法、部分譯碼法等。

第37頁，共74頁，2023年，2月20日，星期一CPU中用于“選片”的高位地址線(即存儲(chǔ)器芯片未用完地址線)若一根連接一組芯片的片選端。這種方法稱之為線選法。該根線經(jīng)反相后，連接另一組芯片的片選端，這樣一條線可選中兩組芯片。也叫線選法。（2）譯碼方法—線選法例：用2764組成16kB的rom空間，令A(yù)13和A14分別接芯片甲和乙的片選端?？赡艿倪x擇只有10（選中芯片甲）和01（選中芯片乙）。

第38頁，共74頁，2023年，2月20日，星期一芯片

A19~A15A14A13A12~A0一個(gè)可用的地址范圍

甲

×××××10全0~全104000H~05FFFH

乙

×××××01全0~全102000H~03FFFH

A12~A0

2764（甲）2764（乙）A14

A13

CECE例：令A(yù)13和A14分別接芯片甲和乙的片選端?？赡艿倪x擇只有10（選中芯片甲）和01（選中芯片乙）。

A19~A15因未參與對(duì)2個(gè)2764的片選控制，故其值可以是0或1（用x表示任?。?，這里，假定取為全0，則得到了兩片2764的地址范圍如圖中所示，顯然2片2764的重疊區(qū)各有25=32個(gè)。

第39頁，共74頁，2023年，2月20日，星期一用全部的高位地址信號(hào)作為譯碼信號(hào)，使得存儲(chǔ)器芯片的每一個(gè)單元都占據(jù)一個(gè)唯一的內(nèi)存地址。（3）譯碼方法—全譯碼法第40頁，共74頁，2023年，2月20日，星期一SRAM6264全地址譯碼連接A13A14A15A16A17A18A19D0

~D7A0A12WRRD+5VD0

~D7A0A12WEOECE2CS11。1。。&….6264圖5-7第41頁，共74頁，2023年，2月20日，星期一A19------A13為0011111時(shí)該片6264工作所以該芯片存儲(chǔ)單元的地址范圍是3E000H到3FFFFH1。1。。+若譯碼電路改為右圖A19A13…….CS2CS1-5V

C0000H到C1FFFH第42頁，共74頁，2023年，2月20日，星期一應(yīng)用舉例（?地址范圍）D0~D7A0A12???WEOECS1CS2???A0A12WRRDD0~D7A19G1G2AG2BCBA&A15A14A13A18A17A16VCCY0626474LS138&+圖5-8第43頁，共74頁，2023年，2月20日，星期一A19------A13為0011100時(shí)該片6264工作所以該芯片存儲(chǔ)單元的地址范圍是38000到39FFFH第44頁，共74頁，2023年，2月20日，星期一部分地址譯碼用部分高位地址信號(hào)（而不是全部）作為譯碼信號(hào)，使得被選中得存儲(chǔ)器芯片占有幾組不同的地址范圍。下例使用高5位地址作為譯碼信號(hào)，從而使被選中芯片的每個(gè)單元都占有兩個(gè)地址，即這兩個(gè)地址都指向同一個(gè)單元。第45頁，共74頁，2023年，2月20日，星期一部分地址譯碼例A19A17A16A15A14A13&+6264CS1地址總線A18沒有參與地址譯碼，所以只要其它地址線信號(hào)滿足譯碼電路無論A18是何狀態(tài)都可使后面連接的6264工作第46頁，共74頁，2023年，2月20日，星期一部分地址譯碼例兩組地址：

F0000H~F1FFFHB0000H~B1FFFHA19A17A16A15A14A13&+6264CS1第47頁，共74頁，2023年，2月20日，星期一部分地址譯碼例D0

~D7A0A12WEOECS2CS1D0

~D7A0A12WRRDA13A14A15A17A19….+5V&。6264圖5-10第48頁，共74頁，2023年，2月20日，星期一地址總線A18和A16沒有參與地址譯碼，所以只要其它地址線信號(hào)滿足譯碼電路無論A18和A16是何狀態(tài)都可使后面連接的6264工作四組地址AE000H到AFFFFHBE000H到BFFFFHEE000H到EFFFFHFE000H到FFFFFH第49頁，共74頁，2023年，2月20日，星期一地址線的連接存儲(chǔ)芯片在內(nèi)存中的地址分配是由地址線的連接決定片內(nèi)尋址的地址線決定地址的范圍參與片選的地址線決定地址的位置沒有參與片選的地址線決定了地址的重疊個(gè)數(shù)。第50頁，共74頁，2023年，2月20日，星期一

3、8088系統(tǒng)的存儲(chǔ)器接口設(shè)計(jì)基本技術(shù)

存儲(chǔ)器地址譯碼電路的設(shè)計(jì)一般遵循如下步驟：（1）確定存儲(chǔ)器在整個(gè)尋址空間中的位置；（2）根據(jù)所選用存儲(chǔ)芯片的容量，畫出地址分配圖或列出地址分配表；（3）根據(jù)地址分配圖確定譯碼方法和電路連接；第51頁，共74頁，2023年，2月20日，星期一應(yīng)用舉例將SRAM6264芯片與系統(tǒng)連接，使其地址范圍為：78000H~79FFFH。使用74LS138譯碼器構(gòu)成譯碼電路。習(xí)題5.720000H—8BFFFH，共有多少字節(jié)？第52頁，共74頁，2023年，2月20日，星期一6264RAMA12—A0D7—D0WROECSA12|A0D7|D0RDWRIO/MA1978000—79FFFCBAGG2BG2AY0Y1Y2Y3Y4Y5Y6Y7A18A14A1374LS138&A16A17A15第53頁，共74頁，2023年，2月20日，星期一應(yīng)用舉例D0~D7A0A12???WEOECS1CS2???A0A12MEMWMEMRD0~D7A19G1G2AG2BCBA&&A18A14A13A17A16A15VCCY4SRAM6264第54頁，共74頁，2023年，2月20日，星期一應(yīng)用舉例（6116）例5-1用存儲(chǔ)芯片6116構(gòu)成一個(gè)4KB的存儲(chǔ)器，地址范圍78000H—78FFFH。習(xí)題5.720000H—8BFFFH，共有多少字節(jié)？第55頁，共74頁，2023年，2月20日，星期一6116RAMA10—A0D7—D0WROECSA10|A0D7|D0RDWRIO/MA1578000—787FF78800—78FFFCBAGG2BG2AY0Y1Y2Y3Y4Y5Y6Y7A13A12A1174LS1386116RAMA10—A0D7—D0WROECS&A16A17A18+A19A14第56頁，共74頁，2023年，2月20日，星期一應(yīng)用舉例（6116）R\WD0~D7A0A10OE…D0~D7A0A10MEMWMEMRR\WD0~D7A0A10…OED0~D7A0A10MEMWMEMRA19A14A18A17A16A15A13A12A11G1G2BG2ACBA&..&+74LS138CSCSY1Y061166116第57頁，共74頁，2023年，2月20日，星期一習(xí)題5.11某系統(tǒng)用2764ROM和6264RAM芯片構(gòu)成16KB內(nèi)存，其中ROM的地址范圍為0FE00—0FFFFFH，RAM的地址為0F000—0F1FFFH。用138譯碼器，設(shè)計(jì)并畫出儲(chǔ)存器和CPU的連接圖，并標(biāo)出總線信號(hào)名稱。第58頁，共74頁，2023年，2月20日，星期一6264RAMA12—A0D7—D0WROECSA12|A0D7|D0RDWRIO/MA19F0000—F1FFFF2000—F3FFFF4000—F5FFFF6000—F7FFFF8000—F9FFFFA000—FBFFFFC000—FDFFFFE000—FFFFFCBAGG2BG2AY0Y1Y2Y3Y4Y5Y6Y7A15A14A1374LS1382764EPROMA12—A0D7—D0OECS&A16A17A18第59頁，共74頁，2023年，2月20日，星期一四.儲(chǔ)存器擴(kuò)展技術(shù)

位擴(kuò)展字?jǐn)U展字位擴(kuò)展用多片存儲(chǔ)芯片構(gòu)成一個(gè)需要的內(nèi)存空間，它們?cè)谡麄€(gè)內(nèi)存中占據(jù)不同的地址范圍，任一時(shí)刻僅有一片（或一組）被選中------存儲(chǔ)器的擴(kuò)展。第60頁，共74頁，2023年，2月20日，星期一位擴(kuò)展存儲(chǔ)器的存儲(chǔ)容量等于：

單元數(shù)×每單元的位數(shù)當(dāng)構(gòu)成內(nèi)存的存儲(chǔ)器芯片的字長(zhǎng)小于內(nèi)存單元的字長(zhǎng)時(shí)，就要進(jìn)行位擴(kuò)展，使每個(gè)單元的字長(zhǎng)滿足要求。字節(jié)數(shù)字長(zhǎng)第61頁，共74頁，2023年，2月20日，星期一位擴(kuò)展例用8片2164A芯片構(gòu)成64KB存儲(chǔ)器。LS158A0~A7A8~A152164A2164A2164ADBABD0D1D7A0~A7第62頁，共74頁，2023年，2月20日，星期一字?jǐn)U展地址空間的擴(kuò)展。芯片每個(gè)單元中的字長(zhǎng)滿足，但單元數(shù)不滿足。擴(kuò)展原則：每個(gè)芯片的地址線、數(shù)據(jù)線、控制線并聯(lián)，僅片選端分別引出，以實(shí)現(xiàn)每個(gè)芯片占據(jù)不同的地址范圍。

用戶自己購(gòu)買內(nèi)存條進(jìn)行擴(kuò)展是什么擴(kuò)展？第63頁，共74頁，2023年，2月20日，星期一字?jǐn)U展例用SRAM6116芯片構(gòu)成4KB的存儲(chǔ)器分析:1、6116的容量

2、所要6116的片數(shù)

3、至少需要多少地址線

4、片內(nèi)尋址多少根；片選至少多少根？

第64頁，共74頁，2023年，2月20日，星期一字位擴(kuò)展根據(jù)所需要容量及芯片容量確定所需存儲(chǔ)芯片數(shù)；先進(jìn)行位擴(kuò)展以滿足字長(zhǎng)要求；再進(jìn)行字?jǐn)U展以滿足容量要求。若已有存儲(chǔ)芯片的容量為L(zhǎng)×K，要構(gòu)成容量為M×N的存儲(chǔ)器，需要的芯片數(shù)為：（M/L）×（N/K）第65頁，共74頁，2023年，2月20日，星期一字位擴(kuò)展例用DRAM2164芯片構(gòu)成128KB的內(nèi)存。分析：1、根據(jù)2164的容量和字長(zhǎng)確定所要的片數(shù)？162、至少需要多少根地址線

3、片內(nèi)尋址多少根；片選至少多少根？片內(nèi)尋址需要通過選擇器分時(shí)傳送。

第66頁，共74頁，2023年，2月20日，星期一實(shí)驗(yàn)環(huán)境

DVCC實(shí)驗(yàn)箱采用8088CPU,用兩片62256構(gòu)成RAM儲(chǔ)存，地址范圍為00000H-0FFFFH；用27512構(gòu)成ROM，地址范圍為F0000H—FFFFFH。請(qǐng)畫出硬件連接圖。第67頁，共74頁，2023年，2月20日，星期一62256RAMA15—A0D7—D0WROECSA15|A0D7|D0RDWRIO/MA1900000—07FFF08FFF—0FFFF10000—17FFF18FFF—1FFFF20000—27FFF28FFF—2FFFF30000—37FFF38FFF—3FFFFCBAGG2BG2AY0Y1Y2Y3Y4Y5Y6Y7A17A16A1574LS13827512EPROMA15—A0D7—D0OECSIO/M80000—8FFFF90000—9FFFFA0000—AFFFFB0000—BFFFFC0000—CFFFFD0000—DFFFFE0000—EFFFFF0000—FFFFFCBAGG2BG2AY0Y1Y2Y3Y4Y5Y6Y7A18A17A1674LS13862256RAMA15—A0D7—D0WROECSA19++5A18第68頁，共74頁，2023年，2月20日，星