從高頻率到低頻率IBIS無處不在-基礎(chǔ)電子

精品文檔-下載后可編輯從高頻率到低頻率，IBIS無處不在-基礎(chǔ)電子高速數(shù)字設(shè)計(jì)人員面臨的一個(gè)挑戰(zhàn)就是處理其電路板上的過沖、下沖、錯(cuò)配阻抗振鈴、抖動(dòng)分布和串?dāng)_問題。這些問題都可歸入信號(hào)完整性范疇。許多高速設(shè)計(jì)人員都使用輸入/輸出緩沖信息規(guī)范(IBIS)建模語言來預(yù)見并解決信號(hào)完整性問題。該建模語言自20世紀(jì)90年代以來便得到廣泛的運(yùn)用，并已發(fā)展成為一種正式的標(biāo)準(zhǔn)：EIA-ANSI656-B。IBIS論壇2022年8月發(fā)布的第5版標(biāo)準(zhǔn)仍然盛行。IBIS使用電流-電壓(I-V)和電壓-時(shí)間(V-t)數(shù)據(jù)表來描述某個(gè)器件的I/O引腳特性。廠商們通過仿真或測(cè)量其器件I/O單元生成這些表。

對(duì)于那些現(xiàn)在高達(dá)20Gbits/秒時(shí)鐘頻率的高速設(shè)計(jì)來說，我能夠理解對(duì)于這類系統(tǒng)仿真工具的需求。IBIS使得SPICE仿真選項(xiàng)顯得不那么重要，因?yàn)榉抡鏁r(shí)間大大縮短，并且擁有同樣的準(zhǔn)確度。我所說的IBIS仿真時(shí)間更短，是相對(duì)于一個(gè)大型PCB系統(tǒng)需要數(shù)天或數(shù)周時(shí)間來完成晶體管級(jí)SPICE仿真而言的，其執(zhí)行IBIS仿真只需數(shù)分鐘或幾小時(shí)的時(shí)間。通過IBIS仿真，您可以生成許多傳輸線響應(yīng)和眼圖。

IBIS格式已經(jīng)表明了其在高速應(yīng)用行業(yè)中的價(jià)值。然而，它讓我真正感到吃驚的地方是廣大客戶現(xiàn)在正要求提供對(duì)更低頻率器件（例如：低于40MHz的時(shí)鐘器件）的IBIS支持。初，我以為組件工程師們一直試圖標(biāo)準(zhǔn)化其校驗(yàn)表?，F(xiàn)在，我并不那么確定了。即使在更低頻率下，我們也面臨許多信號(hào)完整性問題，這是因?yàn)閿?shù)字信號(hào)邊緣速率。這些快速邊緣速率負(fù)責(zé)振鈴的時(shí)鐘信號(hào)，從而引起一條命令甚至ADC突發(fā)2增益的錯(cuò)譯。IC廠商擁有非常成熟的SPICE仿真宏模型，可用于精密器件，但是他們正緊跟我們的IBIS數(shù)字I/O模型庫。圖1描述了一個(gè)IBIS模型仿真非常有效的例子。

圖1:ADC處理器時(shí)鐘信號(hào)(CH3)和處理器上ADC的數(shù)據(jù)信號(hào)(CH12)。

圖1中，設(shè)計(jì)人員并未注意線路阻抗。該圖顯示了系統(tǒng)中ADC的測(cè)得結(jié)果。ADC和處理器均位于其各自的板上，設(shè)計(jì)人員只是簡(jiǎn)單地通過一條1米長(zhǎng)的CAT-5雙絞線將兩塊板連接到一起。在圖1中，處理器的時(shí)鐘信號(hào)頻率(CH3)為2.25MHz。該ADC使用這一信號(hào)來將數(shù)據(jù)傳輸同步回處理器(CH2)。

初，設(shè)計(jì)人員認(rèn)為這兩個(gè)器件之間的慢時(shí)鐘速度不會(huì)引起端接問題。然而，時(shí)鐘和數(shù)據(jù)信號(hào)端接方法會(huì)形成許多超出規(guī)定高電平和低電平閾值（過沖和下沖）的信號(hào)，存在錯(cuò)誤邊緣（振鈴）的信號(hào)并降低操作余量（弱化眼圖）的信號(hào)。

IBIS仿真來幫忙！在您將電路實(shí)現(xiàn)為硬件以前可節(jié)省時(shí)間并降低成本。在進(jìn)行原型設(shè)計(jì)以前，您對(duì)某種設(shè)計(jì)進(jìn)行仿真時(shí)，廠商提供的IBIS模型以及您電路板的模型都是您工具箱中有用的東西。信號(hào)完整性問題對(duì)您的