數(shù)字電路與邏輯設計第二章

數(shù)字電路與邏輯設計第二章第1頁，共138頁，2023年，2月20日，星期六邏輯門電路門電路：用以實現(xiàn)基本邏輯運算和復合邏輯運算的單元電路通稱門電路。門電路是構成數(shù)字電路的基本器件，可以由分立元件構成，但實際中常用的是集成邏輯門。理解邏輯門的基本結構、工作原理；掌握基本邏輯門的外部特性。本章重點重點第2頁，共138頁，2023年，2月20日，星期六半導體集成電路半導體集成電路是采用外延生長、光刻、氧化物生長、離子注入等技術，將晶體管、電阻、電容等元件和內部電路連線一起做在一塊半導體基片上所構成的電路單元。它又稱為集成電路組件。第3頁，共138頁，2023年，2月20日，星期六2.1數(shù)字集成電路特點和分類雙極型集成電路MOS集成電路按有源器件類型分PMOSNMOSCMOSTTL、ECLI2L、HTL兩類集成電路相比較：雙極型集成電路工作速度高，驅動能力強，但功耗大，集成度低。MOS集成電路集成度高，功耗相對較低。缺點是工作速度略低。目前CMOS器件是主要的數(shù)字集成電路工藝。單位面積上晶體管數(shù)。第4頁，共138頁，2023年，2月20日，星期六2.1數(shù)字集成電路特點和分類按集成度分SSI（10-100個晶體管，10-20個等效門）MSI（100-1000個晶體管，20-100個等效門）LSI（103-105個晶體管，100-1000個等效門）VLSI（>105個晶體管，>104個以上等效門）常用SSI、MSI：門、觸發(fā)器、譯碼器、多路選擇器、加法器、算術邏輯單元、寄存器、計數(shù)器、移位寄存器。常見LSI、VLSI：只讀存儲器、隨機存取寄存器、可編程邏輯器件、大規(guī)模移位寄存器、微處理器、單片微處理機、位片式微處理器、高速乘法累加器、通用和專用數(shù)字信號處理器。第5頁，共138頁，2023年，2月20日，星期六2.1數(shù)字集成電路特點和分類按設計方法分通用芯片可編程邏輯器件半定制集成電路全定制集成電路邏輯門電路是構成數(shù)字器件的基本單元。功能固定，所實現(xiàn)的系統(tǒng)體積和功耗都較大。通過對器件內部的連線編程來實現(xiàn)預期的邏輯功能。使用靈活，減少了系統(tǒng)的芯片數(shù)和功耗。門陣列、標準單元等構成的集成電路，內部連線向廠家定做，適用于器件需求較多時。針對用戶的技術要求由器件生產廠家專門進行設計和制作，只適用于很大批量的生產。第6頁，共138頁，2023年，2月20日，星期六2.2晶體管的開關特性2.2.1晶體二極管的開關特性半導體二極管具有單向導電性，外加正向電壓時導通，外加反向電壓時截止，相當于一個受外加電壓極性控制的開關。第7頁，共138頁，2023年，2月20日，星期六二極管的等效電路當二極管的正向導通壓降和外加電壓相比不能忽略，而導通電阻與外接電阻相比可以忽略時，近似特性曲線和等效電路如右下圖所示。在數(shù)字電路中，多數(shù)情況都符合外加電壓較低而外接電阻較大的條件，因此常用這種近似方法。VDVD第8頁，共138頁，2023年，2月20日，星期六2.2.1晶體二極管的開關特性二極管由正向導通狀態(tài)變?yōu)榉聪蚪刂範顟B(tài)所需要的時間，稱為反向恢復時間tR，它是擴散區(qū)所存儲的電荷消散所需要的時間。影響二極管開關速度的主要因素是反向恢復時間。二極管由反向截止狀態(tài)變?yōu)檎驅顟B(tài)所需要的時間來，稱為開通時間，它是在擴散區(qū)存儲電荷所需要的時間，這個時間很短，可以忽略不計。二極管在導通與截止兩種狀態(tài)之間轉換需要一定的時間，轉換時間的長短決定了器件可以工作的最大速度。第9頁，共138頁，2023年，2月20日，星期六2.2.2雙極型晶體管的開關特性飽和區(qū)放大區(qū)截止區(qū)輸出特性曲線在數(shù)字電路中，晶體管工作在飽和與截止狀態(tài)。通過改變基極信號vI來控制C、E間的接通與斷開。第10頁，共138頁，2023年，2月20日，星期六三極管的三種工作狀態(tài)截止狀態(tài)：發(fā)射結和集電結均反向偏置。iB≤0，iC=0，VBE≤0V(硅管<0.5V就基本截止)。放大狀態(tài)：發(fā)射結正向偏置，集電結反向偏置。iB>0，iC=?iB，有電流放大作用。飽和狀態(tài)：發(fā)射結和集電結均正向偏置。iBIBS

（iC<?iB

），VCE

很小(VCE(sat)≈0.3V)，飽和得越深，VCE就越小，深度飽和時VCE(sat)≈0.1V。飽和壓降基極臨界飽和電流第11頁，共138頁，2023年，2月20日，星期六雙極型三極管的基本開關電路當νI=VIL<Vth（開啟電壓）時，三極管截止，νO=VCC=VOH。當νI=VIH

>

Vth時，三極管導通。隨著νI的增加，iB增加，RC上的壓降增大，νO減小。VIL截止vI>Vth導通iBiCVCC第12頁，共138頁，2023年，2月20日，星期六雙極型三極管的基本開關電路當vI增大到一定值時，三極管進入飽和狀態(tài)，三極管相當于閉合的開關，νO=VCE（sat)=VOL

≈0.3V。晶體管進入臨界飽和狀態(tài)時的集電極和基極電流分別記為ICS、IBS：

第13頁，共138頁，2023年，2月20日，星期六雙極型三極管的基本開關電路當RC上的壓降增大到接近電源電壓VCC時，三極管上的壓降近似為0，三極管處于深度飽和狀態(tài)，νO=VCE（sat)=VOL

≈0.1V。飽和狀態(tài)時iBIBS

（iC<?iB

）。如果外部負載電流流入晶體管的集電極（稱為灌電流負載電流），會使晶體管脫離飽和狀態(tài)而進入放大狀態(tài)，輸出電壓開始升高。

為使三極管處于飽和狀態(tài)，輸出保持為低電平，必須保證iB>IBS=ICS/β。第14頁，共138頁，2023年，2月20日，星期六雙極型三極管的開關等效電路截止狀態(tài)等效電路ICEO

≈0飽和導通狀態(tài)等效電路VCE（sat)≈0當νI=VIL時，三極管截止，νO=VOH；當νI=VIH

時，三極管飽和，νO=VOL。第15頁，共138頁，2023年，2月20日，星期六雙極型三極管的動態(tài)開關特性延遲時間td：三極管發(fā)射結電壓由反偏上升到0.5V，晶體管開始導通，所需要的時間。上升時間tr：集電極電流iC從0.1ICS上升到0.9ICS所需時間。截止狀態(tài)→飽和狀態(tài)開通時間ton：三極管從截止狀態(tài)轉換為飽和狀態(tài)所需要的時間，ton=td+tr

。tdtrton第16頁，共138頁，2023年，2月20日，星期六三極管的關閉時間存儲時間ts：三極管從飽和狀態(tài)進入放大狀態(tài)過程中，基區(qū)所存儲的多余電荷消散所需要的時間。飽和狀態(tài)→截止狀態(tài)下降時間tf：集電極電流從0.9ICS到減小為0.1ICS

所需要的時間。關閉時間toff：三極管從飽和狀態(tài)轉換為截止狀態(tài)所需要的時間，toff=ts+tf

。tstftoff第17頁，共138頁，2023年，2月20日，星期六三極管的開關時間一般延遲時間td較小，存儲時間ts隨飽和深度而變化。當飽和深度較深時，ts時間最長，成為影響三極管工作速度的主要因素。由于晶體管存在開關時間，當作開關使用時，不能隨控制信號的狀態(tài)變化而立即改變狀態(tài)，因此，晶體管的開關時間將是影響電路工作速度的主要因素。第18頁，共138頁，2023年，2月20日，星期六0V5V0.7VvAvBvFHHHHLLLHLLLL5V5V5V2.3二極管邏輯門2.3.1、二極管與門電路ABF111100010000A、B中有一個或一個以上為低電平0V，則輸出F就為低電平0.7V。只有A、B全為高電平5V，則輸出F才為高電平5V。F=AB低電平上升了0.7V第19頁，共138頁，2023年，2月20日，星期六2.3.2二極管或門電路5V0V4.3VvAvBvFHHHHLLLHLLHHABF111100010011F=A+B0V0VA、B中有一個或一個以上為高電平5V，則輸出F就為高電平4.3V。高電平下降了0.7V只有A、B全為低電平0V，則輸出F才為低電平0V。0V第20頁，共138頁，2023年，2月20日，星期六二極管門電路的缺點當信號通過二極管門電路時，會因為二極管的正向導通壓降而導致電平偏離。二極管門電路帶負載能力差?？朔秉c的方法：在二極管門電路的輸出端連接一個三極管反相器，構成與非門、或非門。RL越小，VF越低，越偏離高電平EC輸出高電平二極管門電路不能實現(xiàn)非邏輯。第21頁，共138頁，2023年，2月20日，星期六2.4晶體管反相器BE結反偏，三極管可靠截止。VO=VCC=12V=VOH0V12VEb的接入使得即使輸入低電平稍大于0，三極管也能可靠截止，使輸出為高電平。-0.92VVI=VIL=0V時：第22頁，共138頁，2023年，2月20日，星期六2.4.1晶體管反相器的工作原理VI=VIH=3V時：Ib=I1-I2Ib>IBS三極管飽和

VO=Vce(sat)≈0.3V=VOL3V0.3VIbI1I2第23頁，共138頁，2023年，2月20日，星期六2.4.2反相器的負載能力灌電流負載IL反相器后面所接的其它電路負載電流IL流入反相器三極管VT飽和時，VO=VOL=0.3V，D截止。IC=IRC+IL≈EC/RC+IL=12mA+IL隨著IL的增大，Ic也增大，到Ic=ICS時VT臨界飽和，Ic再增大，VT就會退出飽和，VO就會上升而不能維持為低電平。負載能力：在保證正常的輸出高、低電平值的情況下，反相器輸出端所能承受的最大電流。3VICIRC3V第24頁，共138頁，2023年，2月20日，星期六反相器的灌電流負載能力ILmax=ICS-IRC=12.6mA提高灌電流負載能力的方法：1、提高三極管的飽和深度。2、加大Rc使IRC減小。臨界飽和時：ICS=?IBS=?Ib=30×0.82=24.6mAIC=IRC+IL≈EC/RC+IL=12mA+IL≤ICSIL3V3V第25頁，共138頁，2023年，2月20日，星期六反相器的拉電流負載能力IRCIDIL負載電流IL從反相器流出晶體管VT截止，IC=0

，二極管Ｄ導通，VO=VOH=Ｅq＋VＤ＝3.7V。隨著IL的增大，ID減小，極限時ID=0，D截止。減小Rc使IRC增加。提高拉電流負載能力的方法：3V0V第26頁，共138頁，2023年，2月20日，星期六系列型號電源電壓（V）門傳輸時延（ns）門靜態(tài)功耗（mW）TTL54/74TTL54/74LSTTL54/74ALSTTL5±5%(74)5±10%(54)107.5510212.5TTL集成邏輯門同型號不同系列的器件,邏輯功能相同，管腳兼容，但性能不同。TTL電路分類TTLSTTLLSTTLALSTTL中速標準TTL肖特基TTL，速度快，功耗大。低功耗肖特基TTLASTTLFTTL先進低功耗肖特基TTL快速TTL先進肖特基TTL第27頁，共138頁，2023年，2月20日，星期六2.5.1TTL與非門的電路結構和工作原理輸入級中間級輸出級中間級是放大級，由T2、R2和R3組成，T2的集電極和發(fā)射極可以分別提供兩個相位相反的電壓信號。輸入級由多發(fā)射極晶體管T1和基極電阻R1組成，它實現(xiàn)了輸入變量A、B、C的與運算。二極管D1、D2和D3可以限制輸入端可能出現(xiàn)的負極性干擾。輸出級由T3、T4、T5和R4、R5組成，其中T3、T4構成復合跟隨器，與T5組成推挽輸出結構，具有較強的負載能力。第28頁，共138頁，2023年，2月20日，星期六多發(fā)射極晶體管F=ABC多發(fā)射極晶體管實現(xiàn)了輸入變量A、B、C的與運算。第29頁，共138頁，2023年，2月20日，星期六TTL與非門工作原理VCC=5V、VIL=0.3VVIH=3.6V、β=30Vce(sat深)=0.1VVce(sat)=0.3V有一個輸入為低電平：

VA=0.3V，VB=VC=3.6VT1管的beA結搶先導通，使T1基極Vb1=0.3+0.7=1V，另兩個發(fā)射結因反偏而截止。T2管截止（Vb1<Vbc1+Vbe2=0.7+0.7=1.4V）ib1=(Vcc-Vb1)/R1=(5-1)/3=1.3mAic1≈00.3V3.6V3.6V1V三極管飽和條件：

ic<?ib或ib>IBS5Vic1<<?ib1第30頁，共138頁，2023年，2月20日，星期六TTL與非門工作原理Vb2=Vc1=0.1+0.3=0.4V因此T5也截止。Vc2≈Vcc=5V，使T3和T4導通。VF=Vcc-ib3×R2-Vbe3-Vbe4≈5-0.7-0.7=3.6Vic1<<?ib1，T1處于深度飽和狀態(tài)，Vces1=0.1V。輸入有一個或一個以上為低電平時輸出為高電平3.6V。5V0.4V3.6V0.3V3.6V3.6V第31頁，共138頁，2023年，2月20日，星期六TTL與非門工作原理輸入全為高電平VA=VB=VC=3.6VVb1的電位較高，使T1的集電結和T2、T5全導通。Vb1=2.1V，T1的發(fā)射結反偏，因此T1處于倒置狀態(tài)。ic1=(1+?F)ib1ic2max≈Vcc/R2≈6.67mAic2<?ib2(?=30)2.1V3.6V3.6V3.6VT2飽和Vc2=Vces2+Vbe51V5V≈ib1=(VCC-Vb1)/R1=0.97mA=ib2=0.3+0.7=1V=Vb3第32頁，共138頁，2023年，2月20日，星期六TTL與非門工作原理Vb3=VC2=1V，使T3導通，而T4截止。iC5≈0ib5很大ic5<<?ib5,T5處于深度飽和狀態(tài)VF=Vces(sat)5=0.1V0.1V輸入全為高電平時輸出為低電平0.1V1V輸入有一個或一個以上為低電平時輸出為高電平3.6V3.6V3.6V第33頁，共138頁，2023年，2月20日，星期六TTL與非門的優(yōu)點VO=VOH時，T5截止，輸出為復合跟隨器輸出，輸出電阻很低，負載能力強。VO=VOL時，T4截止，T5飽和，輸出電阻很低，負載能力強。無論是高電平輸出還是低電平輸出，TTL與非門的輸出電阻都很低，都有較強的帶負載能力。第34頁，共138頁，2023年，2月20日，星期六2.5.2TTL與非門的特性參數(shù)1.電壓傳輸特性電壓傳輸特性：輸出VO電壓隨輸入電壓VI的變化而變化的曲線。線性區(qū):當0.6V≤VI<1.3V，0.7V≤Vb2＜1.4V時，T2導通，T5仍截止，VC2隨VI升高而下降，經T3、T4兩級射隨器使VO線性下降。轉折區(qū)：1.3V≤Vi<1.4V，T5由截止變?yōu)閷?，輸出迅速降低。飽和區(qū)：VI≥1.4V，T4截止，T5深度飽和，輸出低電平0.2V。截止區(qū)：當VI<0.6V，T2、T5截止，輸出高電平VOH=3.6V。第35頁，共138頁，2023年，2月20日，星期六TTL與非門的參數(shù)從傳輸特性曲線可知：TTL電路的VOH=3.6V，VOL=0.2V。手冊上規(guī)定：VOH≥2.4V，VOL≤0.4V。3.6V0.2V第36頁，共138頁，2023年，2月20日，星期六閾值電壓VT（門限電壓）VT電壓傳輸特性曲線上轉折區(qū)CD段中點對應的輸入電壓，既是三極管T5截止和導通的分界線，也是輸出高、低電平的分界線，因此這個電壓稱為閾值電壓VT也叫門限電壓。VT≈1.4V第37頁，共138頁，2023年，2月20日，星期六開門電平VON在保證輸出為低電平的前提下，所允許的輸入高電平的最小值稱為開門電平VON

。

VON0.4VVON=1.5V手冊規(guī)定：VON≤1.8V第38頁，共138頁，2023年，2月20日，星期六關門電平VOFF在保證輸出為高電平的前提下，所允許的輸入低電平的最大值稱為關門電平VOFF

。

VOFF2.4VVOFF=1.1V手冊規(guī)定：ＶOFF≥0.8V第39頁，共138頁，2023年，2月20日，星期六噪聲容限噪聲容限：在保證輸出高、低電平基本不變（或者說變化的大小不超過允許的限度）的前提下，輸入電平允許波動的范圍。VIVO噪聲第40頁，共138頁，2023年，2月20日，星期六噪聲容限低電平噪聲容限VNL：保證輸出為高電平的前提下，允許疊加在輸入低電平上的最大噪聲或干擾電壓。高電平噪聲容限VNH：保證輸出為低電平的前提下，允許疊加在輸入高電平上的最大噪聲或干擾電壓。VOFFVON2.4V0.4VVNLVIL噪聲VNL=VOFF-VILVNH=VIH–VONVIH噪聲VNH第41頁，共138頁，2023年，2月20日，星期六噪聲容限VOFFVON2.4V0.4V開門電平和關門電平越接近，傳輸特性越接近理想情況，與非門的噪聲容限越大，抗干擾能力越強。VNL=VOFF-VILVNH=VIH–VON第42頁，共138頁，2023年，2月20日，星期六噪聲容限將多個門組成系統(tǒng)時，前級門的輸出是后級門的輸入。前級的輸出高電平為VOH1=VIH2=2.4V，器件的開門電平VON=1.8V，則VNH=VON-VIH=2.4-1.8=0.6V。前級的輸出低電平為VOL1=VIL2=0.4V，器件的關門電平VOFF=0.8V，則

VNL=VOFF-VIL=0.8-0.4=0.4V。第43頁，共138頁，2023年，2月20日，星期六2、靜態(tài)輸入特性(1)靜態(tài)輸入電流與輸入電壓之間的關系曲線，即iI=f（VI）。假定輸入電流流入T1發(fā)射極時方向為正，反之為負。0.2VIIL當VI=VIL=0.2V時,T1飽和，T2、T5截止。IIL是VI=VIL時流過R1的電流，是輸入端的總電流，當與非門的輸入端并接使用時，總的低電平輸入電流等于單個輸入端的電流。

第44頁，共138頁，2023年，2月20日，星期六輸入短路電流IIS輸入短路電流IIS：指輸入信號VI=0V時，由輸入端流出的電流。由上式可以看出：IIS

是VI=0V時流過R1的電流，是輸入端的總電流，當有n個輸入端為VI=0V時，總的IIS不變。-1.4mA0VIIS第45頁，共138頁，2023年，2月20日，星期六2、靜態(tài)輸入特性當VI=VIH=3.4V時，T1處于倒置放大狀態(tài)，T2、T5處于飽和狀態(tài)，T4截止。IIH稱為輸入漏電流（輸入高電平電流）：當VI＞VT時的輸入電流，即T1倒置工作時的反向電流，其電流值很小，約為10μA。IIH當與非門的輸入端并接使用時，總的高電平輸入電流等于各輸入端電流之和。

Ib1第46頁，共138頁，2023年，2月20日，星期六2、靜態(tài)輸入特性74系列門電路每個輸入端的IIH值在40A以下。第47頁，共138頁，2023年，2月20日，星期六輸入負載特性在Ri

較小，T5導通之前，近似有：當Ri較小時，VI幾乎與Ri成正比。當Ri增加到使VI=1.4V時，Vb1升高為2.1V，使T5導通，此后，Vb1被鉗位在2.1V，則輸入維持VI=1.4V不變。隨著Ri的增加，VI增加，到Ri大到一定程度上面的公式就不再適用。1.4V第48頁，共138頁，2023年，2月20日，星期六輸入負載特性Ri較小時，VI=VIL，與非門截止，輸出高電平；Ri較大時，VI=VIH，與非門導通，輸出低電平。關門電阻ROFF

：保證與非門關閉，輸出為高電平（VOH≥2.4V）的條件下所允許的Ri的最大值。開門電阻RON

：保證與非門導通，輸出為低電平（VOL≤0.4V）的條件下所允許的Ri的最小值。標準TTL的ROFF≈700Ω，RON≈2KΩ

。TTL門電路的輸入端懸空相當于輸入高電平。第49頁，共138頁，2023年，2月20日，星期六3、靜態(tài)輸出特性輸出電壓隨輸出電流(負載)的變化情況。IL輸出高電平T5截止T3、T4導通拉電流負載空載時：VO=VOH≈5-2×0.7=3.6V3.6V5mA當RL較大，IL<5mA時，由于是射極跟隨器輸出，內阻低，輸出電平隨輸出電流IL的變化不大，基本保持為3.6V。加上負載RL第50頁，共138頁，2023年，2月20日，星期六3、靜態(tài)輸出特性為保證VO=VOH≥2.4V，必須使IL≤14mA

。但考慮到功耗，實際使用時負載電流一般不能超過0.4mA。

隨著RL的減小，IL增大，當IL>5mA時，T3深飽和。

輸出VO隨IL的增加而降低。

2.4VO=VCC-Vces3-Vbe4-IR5×R55mAIL14mA≈Vcc-Vces3-Vbe4-IL×R5第51頁，共138頁，2023年，2月20日，星期六3、靜態(tài)輸出特性T5的導通電阻Rces5很小，大致為十幾歐姆，因此，當IL增加時，VOL上升很緩慢。輸出低電平T4截止、T5飽和從曲線上可以看出，要使VOL≤0.4V，則IL≤20mA。灌電流負載0.4VVo=IL×Rces5IL第52頁，共138頁，2023年，2月20日，星期六負載能力以推動同類門的個數(shù)來衡量推動同類門的個數(shù)稱為扇出系數(shù)NO。VO=VOH≥2.4V時對于推動門有：ILmax拉=0.4mA對于負載門有：IIH≈40μAILIIHIIHIIHVOH第53頁，共138頁，2023年，2月20日，星期六負載能力VO=VOL≤0.4V時對于推動門有：ILmax灌=20mA對于負載門有：IIL≈-1.3mA≈15綜上可得：扇出系數(shù)NO=10。一般手冊上給出NO≥8ILIILIILIILVOL-1.3mA第54頁，共138頁，2023年，2月20日，星期六2.5.3TTL邏輯門的動態(tài)特性1、平均傳輸延遲時間tpd導通延遲時間tPHL

：輸入信號vI上升致幅值的50%到輸出響應vO下降致幅值的50%所需要的時間間隔。截止延遲時間tPLH

：輸入信號vI下降致幅值的50%到輸出響應vO上升致幅值的50%所需要的時間間隔。平均傳輸延遲時間指輸出電壓波形滯后于輸入電壓波形的時間。tPHL<tPLHtPHLtPLH標準TTL門電路：tpd=10ns～20ns第55頁，共138頁，2023年，2月20日，星期六２、交流噪聲容限由于TTL電路中存在三極管的開關時間和分布電容的沖放電過程，因此輸入信號狀態(tài)變化時必須有足夠的變化幅度和作用時間才能使輸出狀態(tài)可靠改變。當輸入信號為窄脈沖，而且脈沖寬度接近于門電路的傳輸延遲時間時，為使輸出狀態(tài)可靠改變所需要的脈沖幅度遠大于信號為直流時所需要的信號變化幅度。門電路對這類窄脈沖的容限稱為交流噪聲容限，交流噪聲容限大于直流噪聲容限。第56頁，共138頁，2023年，2月20日，星期六２、交流噪聲容限正脈沖噪聲容限：使輸出高電平降到2.0V時所需輸入正脈沖的幅度。負脈沖噪聲容限：使輸出低電平升到0.8V時所需輸入負脈沖的幅度。絕大多數(shù)TTL門電路的傳輸延遲時間都在50ns以內，因此當輸入脈沖的寬度達到s數(shù)量級時，在信號作用時間內電路已經達到穩(wěn)態(tài)，應將輸入信號按直流信號處理。脈沖寬度越窄，交流噪聲容限越大。第57頁，共138頁，2023年，2月20日，星期六３、空載平均功耗空載導通功耗Pon：輸出端空載，輸出為低電平時的電路功耗。對74H系列，Pon≈32mWPon=IE×VccIE為空載導通時的電源電流空載截止功耗Poff：輸出端空載，輸出為高電平時的電路功耗。Poff<Pon空栽平均功耗＝（Pon＋Poff）/２TTL與非門的空載功耗和工作頻率有關，頻率越高，空載功耗越大。Poff≈5mW第58頁，共138頁，2023年，2月20日，星期六2.5.4、其它類型的TTL門電路學習本部分內容所要達到的目的：會分析TTL電路實現(xiàn)的邏輯功能。分析方法：從輸入到輸出逐級寫出各單元電路的邏輯關系。要熟練掌握三種基本的邏輯單元電路。第59頁，共138頁，2023年，2月20日，星期六三種最基本的邏輯單元電路輸入全為低電平時，兩個三極管都截止，F(xiàn)1為高電平VCC，只要有一個輸入為高電平，對應的三極管飽和，F(xiàn)1輸出就為低電平。F2與F1相反。第60頁，共138頁，2023年，2月20日，星期六1、或非門ABA+B當或非門的輸入端并接使用時，總的輸入電流等于各輸入端電流之和。

第61頁，共138頁，2023年，2月20日，星期六2、與或非門ABCD第62頁，共138頁，2023年，2月20日，星期六3、異或門AB第63頁，共138頁，2023年，2月20日，星期六推挽輸出電路的優(yōu)缺點優(yōu)點：輸出電阻低，有較強的帶負載能力。缺點1

：電源確定后輸出高電平就固定了，無法滿足對不同輸出高電平的要求。缺點2

：不能驅動較大電流，較高電壓的負載。缺點3

：不能把具有推挽輸出結構的門電路的輸出端并聯(lián)使用。第64頁，共138頁，2023年，2月20日，星期六推挽輸出電路輸出端并聯(lián)問題10如果將兩個普通TTL門輸出端直接并聯(lián)：大電流的后果：因功耗過大損壞門電路。普通TTL門輸出端不能直接并聯(lián)。門1輸出高電平，T5截止，T4導通。從Vcc→R4→門1的T4→門2的T5產生一個很大的電流。門2輸出低電平，T5飽和。第65頁，共138頁，2023年，2月20日，星期六2.5.5集電極開路的門電路（OC門）當輸入端全為高電平時，T2、T5導通，輸出Y為低電平；

輸入端有一個為低電平時，T2、T5截止，輸出Y高電平接近外接電源電壓VC。輸出邏輯電平：低電平0.1V，高電平為VC（5-30V）。OC門的結構RLVC使用時必須外接上拉電阻和電源OC門完成“與非”邏輯功能:邏輯符號：第66頁，共138頁，2023年，2月20日，星期六OC門實現(xiàn)“線與”邏輯將OC門輸出端并聯(lián)在一起，只要有一個門的輸出為低電平，則所有的門的輸出均為低電平；只有所有門的輸出都是高電平，輸出才是高電平。通過輸出端線連接產生的邏輯功能稱為線邏輯。0000111第67頁，共138頁，2023年，2月20日，星期六1、上拉電阻RL的選取

VOH=VCC′-IRL×RLIOH為T5截止，輸出為高電平時的漏電流。IIH為高電平輸入電流。所有OC門都截止，vO=VOH

。

IRLIiHIOHIRL=nIOH+mIIH驅動門的個數(shù)負載門輸入端的總數(shù)選取原則：保證在帶有負載時，VOH≥VOHmin，VOL≤VOLmax。

VOH≥VOHmin第68頁，共138頁，2023年，2月20日，星期六1、上拉電阻RL的選取IOL=IRL+m′IILOC門中有一個輸出為低電平VOL所有負載電流全部流入導通門

IRLIILIOLIRL=（VCC′-VOL)/RL低電平負載電流低電平輸入電流負載門的個數(shù)（或非門時為負載門輸入端的總數(shù)）VOL≤IOLmax驅動門最大允許低電平負載電流第69頁，共138頁，2023年，2月20日，星期六2、OC門的應用構成控制總線

OC門使用時必須外接電源VC和電阻RL，輸出端的低電平與普通TTL門一樣為0.1V，而高電平取決于外接電源VC。因此，可以通過改變外接電源VC來改變輸出高電平，實現(xiàn)電平轉換。RLVC直接驅動指示燈和繼電器

實現(xiàn)電平轉換第70頁，共138頁，2023年，2月20日，星期六2.5.6三態(tài)輸出門（TSL門）三態(tài)門除了具有邏輯0和邏輯1兩個輸出狀態(tài)外，還有高阻輸出的第三態(tài)（禁止態(tài)），輸出相當于開路。當EN=1時，P=1，二極管D截止。EN=0時，P=0，D管正向導通將VC2鉗位在1V左右，同時VB1=1V，使得T2、T4、T5管全截止，輸出呈高阻態(tài)。0.4V高阻EN為高電平時工作EN為低電平時工作P=EN0.3V1V1V0.3V截止截止截止深飽和導通第71頁，共138頁，2023年，2月20日，星期六三態(tài)門的應用1、三態(tài)門廣泛用于總線結構任何時刻只能有一個控制端有效，即只有一個門處于數(shù)據(jù)傳輸狀態(tài)，其它門處于禁止狀態(tài)。在幾個門同時改變工作狀態(tài)時，必須保證從工作狀態(tài)轉為高阻狀態(tài)的速度比從高阻狀態(tài)轉為工作狀態(tài)的速度快?？偩€第72頁，共138頁，2023年，2月20日，星期六三態(tài)門的應用2.數(shù)據(jù)雙向傳輸當EN=1時，G1工作，G2禁止，數(shù)據(jù)D0經G1反相后送到總線上；當EN=0時，G1禁止，G2工作，來自數(shù)據(jù)總線的數(shù)據(jù)經G2反相后10從輸出。工作禁止禁止工作第73頁，共138頁，2023年，2月20日，星期六2.5.7TTL電路的改進系列1、可能工作在飽和狀態(tài)下的晶體管T1、T2、T3、T5都用帶有肖特基勢壘二極管（SBD）的三極管代替，以限制其飽和深度，提高工作速度。SBD的正向壓降只有0.3V~0.4V。當晶體管飽和時，VCE=VCB+VBE=-(0.3~0.4)+0.7=(0.3~0.4)V，使晶體管工作在淺飽和狀態(tài)，減少了存儲時間，加快了工作速度。1、74S系列（肖特基系列）第74頁，共138頁，2023年，2月20日，星期六1、74S系列（肖特基系列）2、增加有源泄放電路1.提高工作速度加速T5的飽和與截止。2.改善電壓傳輸特性缺點：加大了功耗，輸出低電平也升高了（最大可達0.5V）。由T6、RB和RC構成的有源泄放電路來代替T2射極電阻R374S系列的電壓傳輸特性第75頁，共138頁，2023年，2月20日，星期六2、74LS系列（低功耗肖特基系列）增大電阻降低功耗。用肖特基二極管D1、D2代替多發(fā)射極晶體管，這種二極管無電荷存儲效應，工作速度較快。加入肖特基二極管D3、D4加速T4的截止和T5的飽和。全面評價門電路性能的指標——延遲-功耗積。延遲-功耗積：傳輸延遲時間和功耗的乘積。第76頁，共138頁，2023年，2月20日，星期六74AS和74ALS系列74AS系列采用了很低的電阻阻值，因此提高了工作速度，缺點是功耗比較大。74ALS系列采用了較高的電阻阻值，同時改進工藝，縮小了內部各個器件的尺寸，獲得了減小功耗和縮短延遲時間的雙重收效。第77頁，共138頁，2023年，2月20日，星期六54、54H、54S、54LS系列54系列和74系列電路具有完全相同的電路結構和電氣性能參數(shù)。74系列54系列工作環(huán)境溫度電源電壓范圍不同0~70oC-55~+125oC55%510%不同系列TTL器件中，只要器件型號的后幾位數(shù)碼一樣，則它們的邏輯功能、外形尺寸和引腳排列就完全相同。第78頁，共138頁，2023年，2月20日，星期六2.5.8TTL電路使用中注意的問題1、所用電源電壓應在指定范圍內。2、除OC門和三態(tài)門外，TTL電路的輸出端不能直接相連。所有TTL電路的輸出端都不允許直接接電源或地。3、為避免干擾，不使用的輸入端應根據(jù)邏輯功能的要求接低電平或高電平。4、為抑制電源尖峰電流形成的內部噪聲，應在電源端適當使用10μF—100μF和0.01μF—0.1μF的電容來構成電源退耦濾波電路。5、TTL電路的功耗隨頻率的升高而加大，因此所用電源的容量應留有余量。直接接地或通過小于300歐的電阻接地。直接接電源或通過小于10K的電阻接電源。第79頁，共138頁，2023年，2月20日，星期六電源退耦濾波電路電源退耦濾波電路第80頁，共138頁，2023年，2月20日，星期六其它類型的雙極型數(shù)字集成電路二極管——三極管邏輯（DTL電路）高閾值邏輯（HTL電路）發(fā)射極耦合邏輯（ECL電路）集成注入邏輯（I2L電路）工作速度比較低，已被TTL電路取代。抗干擾能力較強，工作速度比較低，已被CMOS電路取代。主要用于制作大規(guī)模集成電路，很少用來制作中小規(guī)模集成電路。第81頁，共138頁，2023年，2月20日，星期六2.6ECL電路射極跟隨器輸出級基準電源：為VT2管基極提供穩(wěn)定電壓VB2=-1.2V。核心部分：同時實現(xiàn)或/或非邏輯功能，為非飽和型電路。F2=A+B邏輯符號第82頁，共138頁，2023年，2月20日，星期六ECL電路的工作原理輸入全為低電平VIH=-0.8V，VIL=-1.6V，發(fā)射結導通電壓VBE=0.8V。VT2搶先導通VE2=-1.2V-VBE2=-2.0VVT1、VT’1全截止VC1=0V（高電平）VC2=-i2RC2VC2為低電平-1.6V-2.0VVT2處于放大區(qū)-0.81V0Vi2-1.6V=-iReRC2第83頁，共138頁，2023年，2月20日，星期六ECL電路的工作原理輸入有一個高電平VT1搶先導通VE1=-0.8V-VBE1=-1.6VVT2、VT’1

全

截止VC2=0V（高電平）VC1=-i1RC1-0.8VVC1為低電平-1.6V-1.6VVT1處于放大區(qū)的邊沿-0.82V0VVC2=A+Bi1=-iReRC1第84頁，共138頁，2023年，2月20日，星期六ECL電路的輸出經過射極跟隨器輸出級后，輸出高、低電平都降低一個B、E結的壓降，VOH=-0.8V，VOL=-1.6V。VC2=A+B第85頁，共138頁，2023年，2月20日，星期六ECL電路的主要優(yōu)點1.開關速度高2.負載能力強3.內部干擾比TTL電路小晶體管工作在放大區(qū)和截止區(qū)，沒有存儲時間；電平跳變幅度小，延遲時間可達0.1ns以下。輸出端采用射極跟隨器結構，輸出阻抗低，帶載能力強，一般ECL的扇出系數(shù)都大于90。電平轉換時不存在尖峰電流。4.設有互補輸出端，還可以直接將輸出端并聯(lián)實現(xiàn)線或邏輯。第86頁，共138頁，2023年，2月20日，星期六ECL電路實現(xiàn)線或邏輯兩個ECL門輸出端并聯(lián)時，只要有一個門的輸出為高電平，并聯(lián)輸出F就是高電平，只有兩個門輸出都是低電平，F(xiàn)才為低電平。ECL門電路輸出端并聯(lián)可以實現(xiàn)或邏輯，稱為“線或”。0V-0.8V-0.8V-1.6V-0.8VvC22vC21第87頁，共138頁，2023年，2月20日，星期六ECL電路的主要缺點2.輸出電平穩(wěn)定性較差1.功耗較大3.抗干擾能力差三極管工作于非飽和狀態(tài)。每個門的平均功耗可達100mW以上。邏輯擺幅為0.8V左右，噪聲容限只有0.2V左右。輸出電平與三極管的發(fā)射結電壓有關，受電路參數(shù)和環(huán)境溫度變化的影響都比較明顯。ECL電路的電平與TTL電路的電平不兼容。目前ECL電路只有一些中、小規(guī)模的集成電路，主要用在一些超高速的數(shù)字系統(tǒng)中。

第88頁，共138頁，2023年，2月20日，星期六2.7CMOS門電路第89頁，共138頁，2023年，2月20日，星期六2.7.1MOS管的開關特性當vGS=0時，D-S之間不導通，iD=0。當vGS增大到大于開啟電壓VT時，D-S之間形成導電溝道，有iD流通。第90頁，共138頁，2023年，2月20日，星期六MOS管的輸出（漏極）特性曲線可變電阻區(qū)（不飽和區(qū)）vDS>vGS-VTvGS>VT恒流區(qū)（放大區(qū)）vGS<VT截止區(qū)vDS=vGS-VTvGS=0V截止區(qū)，D-S之間的內阻ROFF極大，達109以上。可變電阻區(qū)：VGS一定時，iD與VDS之比近似等于一個常數(shù)。數(shù)字電路中，MOS管工作在截止區(qū)和可變電阻區(qū)，恒流區(qū)只是一種瞬時的過渡狀態(tài)。第91頁，共138頁，2023年，2月20日，星期六MOS管的基本開關電路vi=vGS<VT時，MOS管截止，iD=0，只要RD遠小于ROFF，則vo=VOHVDD。vi=vGS>VT，MOS管導通，導通電阻RON只有幾百歐姆。若RD>>RON，則VOL≈0V。第92頁，共138頁，2023年，2月20日，星期六MOS管的開關等效電路MOS管導通等效電路MOS管截止等效電路柵極輸入電容，約為幾皮法。導通電阻，約在1K以下，與vGS有關。第93頁，共138頁，2023年，2月20日，星期六MOS管的開關時間MOS管三個電極之間，均有電容存在，它們分別是柵源電容CGS、柵漏電容CGD和漏源電容CDS，一般CGS和CGD約為1～3pF，CDS約在0.1～1pF之間。MOS管的動態(tài)特性（開關速度）受這些電容充、放電過程的制約，使得輸出波形的變化滯后于輸入波形的變化。

第94頁，共138頁，2023年，2月20日，星期六MOS管的開關時間開通時間ton=td1+tr關斷時間toff=td2+tf導通延遲時間上升時間關斷延遲時間下降時間MOS管電容上電壓不能突變，是造成ID滯后VI變化的主要原因。。

第95頁，共138頁，2023年，2月20日，星期六MOS管的四種類型N溝道增強型，VT為正，用正電源，襯底接源極或系統(tǒng)的最低電位。P溝道增強型，VT為負，用負電源，襯底接源極或系統(tǒng)的最高電位。N溝道耗盡型，襯底接源極或系統(tǒng)的最低電位。P溝道耗盡型，襯底接源極或系統(tǒng)的最高電位。第96頁，共138頁，2023年，2月20日，星期六MOS集成邏輯門以MOS晶體管作為開關元件的門電路稱為MOS門電路。PMOS電路NMOS電路CMOS電路速度低工藝簡單速度中等速度最高工藝復雜工藝復雜負電源正電源正電源第97頁，共138頁，2023年，2月20日，星期六2.7.2CMOS反相器工作原理PMOSNMOS柵極相連作輸入端電源電壓VDD＞VTN+|VTP|，適用范圍較大(3～18V)。漏極相連作輸出端襯底與漏源間的PN結始終處于反偏，N管的襯底總是接到電路的最低電位，P管的襯底總是接到電路的最高電位。第98頁，共138頁，2023年，2月20日，星期六2.7.2CMOS反相器工作原理輸入為低電平VIL=0V時vGS1=0V＜VTN|vGS2|=VDD＞|VTP|電路中電流近似為零（忽略VT1的截止漏電流）,VDD主要降落在VT1上，輸出為高電平VOH≈VDD。輸入為高電平VIH=VDD時vGS1=VDD＞VTN|vGS2|=0V＜|VTP|0V導通截止VDDVDD導通截止0VVO=VOH≈VDDVO=VOH≈0V第99頁，共138頁，2023年，2月20日，星期六VTN=|VTP|1、電壓與電流傳輸特性VI<VTN

，VT1

截止，VT2導通，iD≈0，VO=VDD。VI>VTN

，VT1

開始導通，VT2導通，iD隨VI的增大而逐漸增加，VO開始下降。VI增大到VDD的一半左右，VT1、VT2均導通，iD達到最大，VI

有微小增加，VO就會急劇下降。VI繼續(xù)增大，VT1的導電程度逐漸增大，VT2的導電程度逐漸減小，iD又開始下降，VO降得更低。VI>VDD-|VTP

|，VT2截止，VT1導通，iD降為零，VO=0。閾值電壓第100頁，共138頁，2023年，2月20日，星期六2、靜態(tài)輸入特性靜態(tài)輸入特性：反映vI和iI關系的曲線。

MOS管的柵極與襯低之間的二氧化硅絕緣層厚約0.1μm，耐壓約100V，極易被擊穿，需采取保護措施。C1、C2為柵極等效電容二極管的導通電壓約0.5V～0.7V，反向擊穿電壓約30V。D1為分布式二極管結構0<vI<VDD時，二極管截止，保護電路不起作用，電路正常工作。vI<-0.7V時，D1導通，柵極被鉗位在-0.7V，vI>VDD+0.7V時，D2導通，柵極被鉗位在VDD+0.7V，多數(shù)CMOS電路的VDD不超過18V，因此C1、C2上的電壓不會超過允許的耐壓極限。1.5~2.5K第101頁，共138頁，2023年，2月20日，星期六2、靜態(tài)輸入特性當輸入出現(xiàn)瞬間過沖電壓使D1或D2被擊穿，只要擊穿電流不過大，持續(xù)時間很短，在反向擊穿電壓消失后，D1、D2的PN結仍可恢復工作。-0.7V<vI<VDD+0.7V時，輸入電流iI≈0。vI>VDD+0.7V后，D2導通，iI迅速增大。而在vI<-0.7V以后，D1經RS導通，iI的絕對值隨vI絕對值的增大而加大，二者絕對值的增加近似為線性關系，變化的斜率由RS決定。第102頁，共138頁，2023年，2月20日，星期六3、靜態(tài)輸出特性低電平輸出特性VT2截止，VT1導通。VDS1IDS1RL減小,IOL增大，導致VOL被抬高。IOL相同IOL下，VDD越大，VT1導通時的VGS越大，導通內阻越小，VOL越低。第103頁，共138頁，2023年，2月20日，星期六高電平輸出特性VT2導通，VT1截止。VDD-VSD2IDS2相同IOH下，VDD越大，VT2導通時的VGS越大，導通內阻越小，VOH下降得越少。IOHRL減小,IOH增大，導致VOH下降。第104頁，共138頁，2023年，2月20日，星期六負載能力CMOS反相器具有輸入阻抗高的特點，加上對電容負載充、放電都很快，因此CMOS反相器帶同類門負載時比TTL電路具有更大的扇出系數(shù)。一般一個輸出端可帶50個同類門電路。但是若用CMOS門來驅動純電阻負載或TTL門電路，負載能力還是較小的。這時需要用CMOS驅動器，它能輸出較大的負載電流。第105頁，共138頁，2023年，2月20日，星期六4、動態(tài)特性（1）傳輸延遲時間傳輸延遲時間tPHL、tPLH：輸入、輸出波形對應邊上等于最大幅度的50%的兩點間的時間間隔。tPHLtPLHMOS管的開關過程中沒有電荷的積累和消散現(xiàn)象，但存在寄生電容和負載電容，電容的充放電使輸出電壓的變化落后于輸入電壓的變化，產生傳輸延遲。

第106頁，共138頁，2023年，2月20日，星期六（1）傳輸延遲時間CMOS反相器的截止和導通傳輸延遲時間都很小。傳輸延遲時間和VDD有關，VDD增加，延遲時間下降。傳輸延遲時間和負載電容CL有關，CL增加，延遲時間增加。第107頁，共138頁，2023年，2月20日，星期六（2）動態(tài)功耗動態(tài)功耗：CMOS反相器從一種穩(wěn)定工作狀態(tài)突然轉變到另一種穩(wěn)定狀態(tài)的過程中所產生的附加功耗。動態(tài)功耗的組成：1、VT1、VT2短時間內同時導通所產生的瞬時導通功耗。2、對負載電容充、放電所消耗的功率。靜態(tài)功耗：CMOS反相器處于靜態(tài)時，無論輸出高電平還是低電平，總有一個管子截止，電流很小，靜態(tài)功耗很?。é蘔數(shù)量級）。第108頁，共138頁，2023年，2月20日，星期六瞬時導通功耗PT瞬時導通電流PT=VDDITAV信號頻率越高、上升和下降時間越長，PT越大。VDD越高，PT越大。第109頁，共138頁，2023年，2月20日，星期六對負載電容充、放電消耗的功率PC總動態(tài)功耗：PD=PT+PC全部功耗：PTOT=

PD+PS靜態(tài)功耗（μW級）頻率較高時，PD比PS大得多。第110頁，共138頁，2023年，2月20日，星期六CMOS反相器的主要特性負載能力強：CMOS電路具有高輸入阻抗的特點，并且對負載電容的充放電都很快，因此，CMOS反相器帶同類負載門的能力很強，一般一個輸出端可帶50個同類門。功耗?。篊MOS反相器處于靜態(tài)時，無論輸出高電平還是低電平，總有一個管子截止，電流很小，靜態(tài)功耗很?。╱W數(shù)量級）；動態(tài)轉換時，在極短的時間內有可觀的電流流過電路，因此總功耗決定于動態(tài)功耗。工作速度快：VT1、VT2的導通電阻較小，靜態(tài)時小于1KΩ，對負載的充放電回路都是低阻抗，因此，導通和截止傳輸延遲時間都較小，開關速度快。CMOS反相器還具有較寬的電源電壓范圍（3V~18V），較寬的溫度變化范圍（-40℃~+85℃）和良好的抗輻射特性。第111頁，共138頁，2023年，2月20日，星期六2.7.3其它類型的CMOS門電路1、與非門電路當A和B均為高電平時：通通止止11通止通當A和B有一個或一個以上為低電平時:電路輸出高電平輸出低電平兩個并聯(lián)的PMOS管T1、T3一個NMOS管和一個PMOS管的柵極相連構成一個輸入端。兩個串聯(lián)的NMOS管T2、T40101止N管和P管漏極相連作輸出端第112頁，共138頁，2023年，2月20日，星期六2、或非門電路當A和B均為低電平時:當A和B有一個或一個以上為高電平時:電路輸出低電平輸出高電平一個NMOS管和一個PMOS管的柵極相連構成一個輸入端。兩個并聯(lián)的NMOS管T2、T4兩個串聯(lián)的PMOS管T1、T300011止止通通止通通止0N管和P管漏極相連作輸出端第113頁，共138頁，2023年，2月20日，星期六CMOS門電路的結構特點NMOS管串聯(lián)實現(xiàn)與邏輯NMOS管并聯(lián)實現(xiàn)或邏輯輸出取反NMOS管和PMOS管成對出現(xiàn)，NMOS管串聯(lián)則PMOS管并聯(lián)，NMOS管并聯(lián)則PMOS管串聯(lián)。要求能根據(jù)表達式畫出電路圖第114頁，共138頁，2023年，2月20日，星期六2.7.4漏極開路的與非門電路（OD門）用途：RL的計算方法與TTL的OC門的方法相同。2、電平變換。3、實現(xiàn)“線與”。1、輸出緩沖/驅動器。使用時必須外接上拉電阻RL和電源VDD2第115頁，共138頁，2023年，2月20日，星期六2.7.5傳輸門電路設VTN=∣VTP∣=VT，且VDD>2VT。vI在VT～VDD范圍內變化時T2導通；即vI在0～VDD范圍變化時，T1、T2中至少有一只管子導通，使vO=vi，相當于開關接通。vI在0～（VDD-VT）范圍內變化時T1導通；VDD0V當C=VDD，C=0V時：第116頁，共138頁，2023年，2月20日，星期六CMOS傳輸門vi由0～VDD變化時,T1和T2均截止，傳輸門呈現(xiàn)高阻（107Ω）狀態(tài)，相當于開關斷開。當C=0V，C=VDD時利用CMOS傳輸門和反相器可以構成多種復雜的邏輯電路，如數(shù)據(jù)選擇器、寄存器和計數(shù)器等。0VVDD邏輯符號第117頁，共138頁，2023年，2月20日，星期六CMOS雙向模擬開關101001接通斷開C=1，開關接通。C=0，開關斷開。用途：傳輸連續(xù)變化的模擬電壓信號。模擬開關符號第118頁，共138頁，2023年，2月20日，星期六2.7.6三態(tài)門01通通T1和T2構成CMOS反相器。10止止高阻EN=0，T1′和T2′導通。EN=1，T1′和T2′截止，Y為高阻。EN=0時工作的非門第119頁，共138頁，2023年，2月20日，星期六CMOS三態(tài)門電路結構二通01止10高阻EN=0時工作的非門第120頁，共138頁，2023年，2月20日，星期六CMOS電路的使用注意事項一、輸入電路的靜電防護1、不要用易產生靜電高壓的化工材料和化纖織物包裝，最好采用金屬屏蔽層作包裝材料。2、組裝、調試時，所使用的電烙鐵、工具、儀表等應接地良好。3、不用的輸入端應根據(jù)邏輯要求接電源VDD（與非門）或接地（或非門)，或與其它輸入端并聯(lián)（在前級驅動能力允許的前提下），不能懸空。第121頁，共138頁，2023年，2月20日，星期六二、輸入電路的過流保護1、輸入端接低內阻信號源時，應在輸入端和信號源之間串接保護電阻，以保證保護電路中的二極管導通時的電流不超過1mA。2、輸入端接有大電容時，也應在輸入端和電容之間串接保護電阻。3、輸入端接長線時，應在輸入端接入保護電阻RP=VDD/1mA。第122頁，共138頁，2023年，2月20日，星期六三、CMOS電路鎖定效應的防護鎖定效應又叫可控硅效應，它會導致器件永久失效。1、輸入端和輸出端設置鉗位電路，限制輸入、輸出電平值。2、在CMOS電路的電源輸入端加去耦電路。3、按合理的順序開、關各個電源。啟動時先接通CMOS電路的供電電源，再接通輸入信號和負載電路的電源，關機時反之。第123頁，共138頁，2023年，2月20日，星期六2.8不同工藝邏輯門之間的互聯(lián)驅動門負載門驅動門必須能為負載門提供合乎標準的高、低電平和足夠的驅動電流。VOHmin(驅動門)≥

VIHmin(負載門)VOLmax(驅動門)≤

VILmax(負載門)IOHmax(驅動門)≥n

IIHmax(負載門)IOLmax(驅動門)≥mIILmax(負載門)VOH(min)VIH(min)VOL(max)VIL(max)第124頁，共138頁，2023年，2月20日，星期六一、用TTL電路驅動CMOS電路TTL74系列TTL74LS系列CMOS4000系列高速CMOS74HC系列高速CMOS74HCT系列VOH(min)/V2.42.74.64.44.4VOL(max)/V0.40.50.050.10.1IOH(max)/mA-0.4-0.4-0.51-4-4IOL(max)/mA1680.5144VIH(min)/V223.53.52VIL(max)/V0.80.81.510.8IIH(max)/uA40200.10.10.1IIL(max)/mA-1.6-0.4-0.110-3-0.110-3-0.110-31、TTL驅動4000和74HC系列第125頁，共138頁，2023年，2月20日，星期六1、TTL驅動4000和74HC系列方法一：在TTL輸出端與電源之間接入一個幾KΩ的電阻RU，在TTL輸出高電平時，使TTL門的T4、T5均截止，將連接處的電平拉升到VDD。方法二：利用帶電平偏移的CMOS門電路實現(xiàn)電平轉換。需要提高TTL的輸出高電平。第126頁，共138頁，2023年，2月20日，星期六2、用TTL驅動74HCT系列電平和電流均可滿足要求，無需外加任何元、器件。TTL74系列TTL74LS系列CMOS4000系列高速CMOS74HC系列高速CMOS74HCT系列VOH(min)/V2.4