FPGA與單片機(jī)實(shí)現(xiàn)數(shù)據(jù)RS232串口通信的設(shè)計(jì)-設(shè)計(jì)應(yīng)用

精品文檔-下載后可編輯FPGA與單片機(jī)實(shí)現(xiàn)數(shù)據(jù)RS232串口通信的設(shè)計(jì)-設(shè)計(jì)應(yīng)用摘要：本文針對(duì)由FPGA構(gòu)成的高速數(shù)據(jù)采集系統(tǒng)數(shù)據(jù)處理能力弱的問(wèn)題，提出FPGA與單片機(jī)實(shí)現(xiàn)數(shù)據(jù)串行通信的解決方案。在通信過(guò)程中完全遵守RS232協(xié)議，具有較強(qiáng)的通用性和推廣價(jià)值。

1前言

現(xiàn)場(chǎng)可編程邏輯器件（FPGA）在高速采集系統(tǒng)中的應(yīng)用越來(lái)越廣，由于FPGA對(duì)采集到的數(shù)據(jù)的處理能力比較差，故需要將其采集到的數(shù)據(jù)送到其他CPU系統(tǒng)來(lái)實(shí)現(xiàn)數(shù)據(jù)的處理功能，這就使FPGA系統(tǒng)與其他CPU系統(tǒng)之間的數(shù)據(jù)通信提到日程上，得到人們的急切關(guān)注。本文介紹利用VHDL語(yǔ)言實(shí)現(xiàn)FPGA與單片機(jī)的串口異步通信電路。

整個(gè)設(shè)計(jì)采用模塊化的設(shè)計(jì)思想，可分為四個(gè)模塊：FPGA數(shù)據(jù)發(fā)送模塊，F(xiàn)PGA波特率發(fā)生控制模塊，F(xiàn)PGA總體接口模塊以及單片機(jī)數(shù)據(jù)接收模塊。本文著重對(duì)FPGA數(shù)據(jù)發(fā)送模塊實(shí)現(xiàn)進(jìn)行說(shuō)明。

2FPGA數(shù)據(jù)發(fā)送模塊的設(shè)計(jì)

根據(jù)RS232異步串行通信來(lái)的幀格式，在FPGA發(fā)送模塊中采用的每一幀格式為：1位開始位8位數(shù)據(jù)位1位奇校驗(yàn)位1位停止位，波特率為2400。本系統(tǒng)設(shè)計(jì)的是將一個(gè)16位的數(shù)據(jù)封裝成高位幀和低位幀兩個(gè)幀進(jìn)行發(fā)送，先發(fā)送低位幀，再發(fā)送高位幀，在傳輸數(shù)據(jù)時(shí)，加上文件頭和數(shù)據(jù)長(zhǎng)度，文件頭用555555來(lái)表示，只有單片機(jī)收到555555時(shí)，才將下面?zhèn)鬏數(shù)臄?shù)據(jù)長(zhǎng)度和數(shù)據(jù)位進(jìn)行接收，并進(jìn)行奇校驗(yàn)位的檢驗(yàn)，正確就對(duì)收到的數(shù)據(jù)進(jìn)行存儲(chǔ)處理功能，數(shù)據(jù)長(zhǎng)度可以根據(jù)需要任意改變。由設(shè)置的波特率可以算出分頻系數(shù)，具體算法為分頻系數(shù)X=CLK/(BOUND*2)。可由此式算出所需的任意波特率。下面是實(shí)現(xiàn)上述功能的VHDL源程序。

Libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_arith.all;

useieee.std_logic_unsigned.all;

entityatel2_binis

port(txclk:instd_logic;--2400Hz的波特率時(shí)鐘

reset:instd_logic;--復(fù)位信號(hào)

din:instd_logic_vector(15downto0);--發(fā)送的數(shù)據(jù)

start:instd_logic;--允許傳輸信號(hào)

sout:outstd_logic--串行輸出端口

);

endatel2_bin;

architecturebehavofatel2_binis

signalthr,len:std_logic_vector(15downto0);

signaltxcnt_r:std_logic_vector(2downto0);

signalsout1:std_logic;

signalcou:integer:=0;

signaloddb:std_logic;

typesis(start1,start2,shift1,shift2,odd1,odd2,stop1,stop2);

signalstate:s:=start1;

begin

process(txclk)

begin

ifrising_edge(txclk)then

ifcou3thenthr="0000000001010101";--發(fā)送的文件頭

elsifcou=3then

thr="0000000000000010";--發(fā)送的文件長(zhǎng)度

elsif(cou3andstate=stop2)thenthr=din;--發(fā)送的數(shù)據(jù)

endif;

endif;

endprocess;

process(reset,txclk)

variabletsr,tsr1,oddb1,oddb2:std_logic_vector(7downto0);

begin

ifreset='1'then

txcnt_r=(others='0');

sout1='1';

state=start1;

cou=0;

elsiftxclk'eventandtxclk='1'then

casestateis

whenstart1=

ifstart='1'then

ifcou=3then

len=thr;

endif;

tsr:=thr(7downto0);

oddb1:=thr(7downto0);

sout1='0';--起始位

txcnt_r=(others='0');

state=shift1;

else

state=start1;

endif;

whenshift1=

oddb=oddb1(7)xoroddb1(6)xoroddb1(5)xoroddb1(4)xoroddb1(3)xoroddb1(2)xoroddb1(1)xoroddb1(0);

sout1=tsr(0);--數(shù)據(jù)位

tsr(6downto0):=tsr(7downto1);

tsr(7):='0';

txcnt_r=txcnt_r1;

if(txcnt_r=7)then

state=odd1;cou=cou1;

endif;

whenodd1=--奇校驗(yàn)位

ifddb='1'then

sout1='0';state=stop1;

else

sout1='1';state=stop1;

endif;

whenstop1=

sout1='1';--停止位

ifcou4then

state=start1;

else

state=start2;

endif;

whenstart2=

tsr1:=thr(15downto8);

oddb2:=thr(15downto8);

sout1='0';--起始位

txcnt_r=(others='0');

state=shift2;

whenshift2=

oddb=oddb2(7)xoroddb2(6)xoroddb2(5)xoroddb2(4)xoroddb2(3)xoroddb2(2)xoroddb2(1)xoroddb2(0);

sout1=tsr1(0);--數(shù)據(jù)位

tsr1(6downto0):=tsr1(7downto1);

tsr1(7):='0';

txcnt_r=txcnt_r1;

if(txcnt_r=7)then

state=odd2;

endif;

whenodd2=--奇校驗(yàn)位

ifddb='1'then

sout1='0';state=stop2;

else

sout1='1';state=stop2;

endif;

whenstop2=

sout1='1';--停止位

iflen="0000000000000000"then

state=stop2;

else

state=start1;

len=len-1;

endif;

endcase;

endif;

endprocess;

sout=sout1;

endbehav;

其中各信號(hào)的說(shuō)明已在程序中標(biāo)明了。波形仿真圖如圖1所示。

wt

圖1FPGA數(shù)據(jù)發(fā)送時(shí)序仿真圖

圖中Din寫入值為3355H，波特率為2400Hz，Start信號(hào)始終置邏輯1，即隨時(shí)都能發(fā)送數(shù)據(jù)。Reset信號(hào)邏輯1時(shí)復(fù)位，邏輯0時(shí)電路開始工作。THR是數(shù)據(jù)寄存器，文件頭、數(shù)據(jù)長(zhǎng)度以及數(shù)據(jù)位都先寄存到THR中，Len是數(shù)據(jù)長(zhǎng)度，TSR是低8位數(shù)據(jù)幀寄存器，TSR1是高8位數(shù)據(jù)幀寄存器。數(shù)據(jù)長(zhǎng)度Len定為02H，發(fā)送時(shí)先發(fā)送低8位55H，后發(fā)送高8位33H，一共發(fā)送兩遍。發(fā)送的數(shù)據(jù)格式說(shuō)明：當(dāng)發(fā)送55H時(shí)，其二進(jìn)制為01010101，則發(fā)送的數(shù)據(jù)的二進(jìn)制數(shù)為00101010111（1位開始位8位數(shù)據(jù)