第26講組合邏輯電路

第26講組合邏輯電路第一頁(yè)，共63頁(yè)。第九次作業(yè)參考答案第二頁(yè)，共63頁(yè)。第三頁(yè)，共63頁(yè)。第四頁(yè)，共63頁(yè)。第五頁(yè)，共63頁(yè)。第六頁(yè)，共63頁(yè)。第七頁(yè)，共63頁(yè)。第八頁(yè)，共63頁(yè)?；仡橳TL門(mén)電路共射極放大電路=反相器輸出級(jí)T3、D、T4和Rc4構(gòu)成推拉式的輸出級(jí)。用于提高開(kāi)關(guān)速度和帶負(fù)載能力。中間級(jí)T2和電阻Rc2、Re2組成，從T2的集電結(jié)和發(fā)射極同時(shí)輸出兩個(gè)相位相反的信號(hào)，作為T(mén)3和T4輸出級(jí)的驅(qū)動(dòng)信號(hào)；

Rb1

4kW

Rc2

1.6kW

Rc4

130W

T4

D

T2

T1

+

–

vI

T3

+

–

vO

負(fù)載

Re2

1KW

VCC(5V)

輸入級(jí)

中間級(jí)輸出級(jí)

輸入級(jí)T1和電阻Rb1組成。用于提高電路的開(kāi)關(guān)速度第九頁(yè)，共63頁(yè)?；仡橳TL門(mén)電路TTL與非門(mén)電路多發(fā)射極BJT

T1e

e

bc

eeb

cA&

BAL=B第十頁(yè)，共63頁(yè)?；仡橳TLOC門(mén)電路vOHvOL兩個(gè)與非門(mén)分別輸出高低電平時(shí)，邏輯門(mén)輸出級(jí)損壞R4VD1V4R4VD1V4R1R2R3VD4V1V2V3YAUCC5VBCVD2BYCA&第十一頁(yè)，共63頁(yè)。E—控制端+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABDE（1）電路圖4．三態(tài)輸出“與非”門(mén)電路第十二頁(yè)，共63頁(yè)。+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABDE(2)工作原理①

控制端E=0時(shí)的工作情況：01截止當(dāng)控制端為高電平“0”時(shí)，實(shí)現(xiàn)正常的“與非”邏輯關(guān)系

Y=A?B第十三頁(yè)，共63頁(yè)。+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABDE②

控制端E=1時(shí)的工作情況：01導(dǎo)通截止截止高阻態(tài)1V1V當(dāng)控制端為低電平“1”時(shí)，輸出Y處于開(kāi)路狀態(tài)，也稱(chēng)為高阻狀態(tài)。第十四頁(yè)，共63頁(yè)。&ABFGEN符號(hào)功能表（3）三態(tài)門(mén)的符號(hào)及功能表符號(hào)功能表使能端高電平起作用使能端低電平起作用A&BFENG第十五頁(yè)，共63頁(yè)。高阻態(tài)

1）同一條線(xiàn)上分時(shí)傳送數(shù)據(jù)，工作原理：（以?xún)陕份斎霝槔?）實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸1工作Y=A傳輸結(jié)果ENG1G2EN1EN2總線(xiàn)傳遞Y1路數(shù)據(jù)Y2路數(shù)據(jù)01100A=Y1EN1ENAY11EN2ENBY2總線(xiàn)ENAG11ENENG2Y工作原理工作高阻態(tài)(4)三態(tài)門(mén)的應(yīng)用1EN其連線(xiàn)方式稱(chēng)為“總線(xiàn)結(jié)構(gòu)”

第十六頁(yè)，共63頁(yè)。

MOS場(chǎng)效用管集成電路雖然出現(xiàn)較晚，但由于具有制造工藝簡(jiǎn)單、集成度高、功耗低、抗干擾能力強(qiáng)等優(yōu)點(diǎn)，所以發(fā)展很快,更便于向大規(guī)模集成電路發(fā)展。它的主要缺點(diǎn)是工作速度較低。

如果MOS集成門(mén)電路只用N溝道（或P溝道）制成的，就簡(jiǎn)稱(chēng)為NMOS（或PMOS）電路。如果同時(shí)采用性能相同、導(dǎo)電極性相反的兩種MOS管構(gòu)成的電路，稱(chēng)為互補(bǔ)對(duì)稱(chēng)MOS電路，簡(jiǎn)稱(chēng)CMOS。我們主要討論CMOS門(mén)電路。6.2.2CMOS門(mén)電路第十七頁(yè)，共63頁(yè)。MOS開(kāi)關(guān)及其等效電路：MOS管工作在可變電阻區(qū)，輸出低電平:MOS管截止，輸出高電平當(dāng)υI

<VT當(dāng)υI

>VT負(fù)載管驅(qū)動(dòng)管第十八頁(yè)，共63頁(yè)。驅(qū)動(dòng)管為NMOS管，負(fù)載管為PMOS管，兩管柵極相聯(lián)引出輸入端A，兩管漏極相聯(lián)引出輸出端Y。二者聯(lián)成互補(bǔ)（Complementary）對(duì)稱(chēng)結(jié)構(gòu)。1.CMOS“非”門(mén)（1）電路結(jié)構(gòu)及特點(diǎn)（2）狀態(tài)組合A=0時(shí)，V2導(dǎo)通，V1截止，Y=1Y與A滿(mǎn)足非邏輯關(guān)系。A=1時(shí)，V1導(dǎo)通，V2截止，Y=0+UDDAYV2V1

UDD一般選擇2.4—5V。電路工作時(shí)，兩個(gè)管子不會(huì)同時(shí)導(dǎo)通，總是一個(gè)導(dǎo)通，一個(gè)截止。V1作為開(kāi)關(guān)管（驅(qū)動(dòng)管），

V2為V1的負(fù)載，故稱(chēng)負(fù)載管。

第十九頁(yè)，共63頁(yè)。2.CMOS“與非”門(mén)1）電路結(jié)構(gòu)及特點(diǎn)電路只有當(dāng)V1與V2同時(shí)導(dǎo)通，Y=0，只要有一個(gè)截止，則Y=1。用真值表解釋驅(qū)動(dòng)管V1、V2串聯(lián)，負(fù)載管V3、V4并聯(lián)。V1與V3、V2與V4分別聯(lián)成互補(bǔ)結(jié)構(gòu)，即一個(gè)導(dǎo)通，一個(gè)截止。2）邏輯狀態(tài)+UDDAYV2V1BV3V4ABY000110111110第二十頁(yè)，共63頁(yè)。3CMOS“或非”門(mén)1）電路結(jié)構(gòu)特點(diǎn)驅(qū)動(dòng)管V1、V2并聯(lián)，負(fù)載管V3、V4串聯(lián)。V1與V3、V2與V4分別聯(lián)成互補(bǔ)結(jié)構(gòu)，即一個(gè)導(dǎo)通，一個(gè)截止。2）邏輯狀態(tài)ABY000110111000電路只有當(dāng)V3與V4同時(shí)導(dǎo)通，Y=1，只要有一個(gè)截止，則Y=0。用真值表解釋+UDDBYV2V1AV3V4第二十一頁(yè)，共63頁(yè)?；鹃T(mén)電路的功能特點(diǎn)與門(mén)有0出0，全1出1或門(mén)有1出1，全0出0與非門(mén)有0出1，全1出0或非門(mén)有1出0，全0出1同或門(mén)相同出1異或門(mén)相異出1OC門(mén)可以線(xiàn)與三態(tài)門(mén)輸出有0、1、高阻三態(tài)第二十二頁(yè)，共63頁(yè)。6.2.3閑置端及其處理1．二極管與門(mén)及或門(mén)電路有“0”出“0”，全“1”出“1”?！芭c”門(mén)電路“或”門(mén)電路有“1”出“1”，全“0”出“0”下面以二極管組成的“與”、“非”電路為例來(lái)介紹應(yīng)用中的閑置端的處理。VD3VD1VD2RYABCVD3VD1VD2RUCC（5V）YABC第二十三頁(yè)，共63頁(yè)。2.閑置的處理BYCA&BYCA≥1Y=ABY=A+B可見(jiàn)，以上選擇的邏輯門(mén)多了一個(gè)輸入端沒(méi)有利用，故稱(chēng)閑置端，要使它不影響輸出與其余輸入端的邏輯關(guān)系，就必須適當(dāng)?shù)奶幚怼?/p>

所謂閑置就是沒(méi)有利用的端，就其物理過(guò)程來(lái)講，輸入端閑置意味著該支電流為零。1）閑置及其含義第二十四頁(yè)，共63頁(yè)。不難知道只有在“與門(mén)”的閑置端置“1”或懸空；“或門(mén)”的閑置端置“0”或懸空，均可使該支路二極管電流為零。2）閑置端的處理D3D1D2RVCC（5V）YABCD3D1D2RYABC以上結(jié)果表明，“與門(mén)”懸空相當(dāng)于置“1”；“或門(mén)”懸空相當(dāng)于置“0”。要使二極管電流為零，則二極管必須反偏，對(duì)“與門(mén)”和“或門(mén)”需采用不同的處理方法。第二十五頁(yè)，共63頁(yè)。思考題填空題1.TTL三態(tài)門(mén)的輸出有三種狀態(tài)：高電平、低電平和

狀態(tài)。

高阻2.如圖電路，當(dāng)C端輸入邏輯“1”時(shí)，輸出端F的狀態(tài)為

。

高阻態(tài)第二十六頁(yè)，共63頁(yè)。6.3組合邏輯電路的分析與設(shè)計(jì)方法數(shù)字系統(tǒng)中常用的數(shù)字部件，就其結(jié)構(gòu)和工作原理而言可分為兩大類(lèi)，即組合邏輯電路和時(shí)序邏輯電路。在任何時(shí)刻，輸出狀態(tài)只決定于同一時(shí)刻各輸入狀態(tài)的組合，而與先前（歷史）狀態(tài)無(wú)關(guān)的邏輯電路稱(chēng)為組合邏輯電路。已知邏輯圖（由邏輯門(mén)組成的圖）求邏輯功能的過(guò)程，稱(chēng)電路分析；根據(jù)邏輯函數(shù)求邏輯電路的過(guò)程，稱(chēng)電路設(shè)計(jì)。X1XnX2Y2Y1Yn......組合邏輯電路輸入輸出第二十七頁(yè)，共63頁(yè)。已知邏輯圖（由邏輯門(mén)組成的圖）→寫(xiě)出邏輯式→變換或化簡(jiǎn)（求最小項(xiàng)表達(dá)式）→列邏輯狀態(tài)表→分析邏輯功能。6.3.1組合邏輯電路分析1．任務(wù)組合邏輯電路分析的目的是確定已知電路的邏輯功能。其步驟為：2．舉例（1）邏輯電路（2）寫(xiě)出邏輯式Y(jié)ABCY1Y2Y3Y4&&&&≥1第二十八頁(yè)，共63頁(yè)。（3）求最小項(xiàng)表達(dá)式（4）列邏輯狀態(tài)表（5）分析邏輯功能ABCY01010101001100111111000011000000此電路具有“判一致”的功能。第二十九頁(yè)，共63頁(yè)。已知邏輯要求→列邏輯狀態(tài)表→寫(xiě)出邏輯式→根據(jù)要求變換或化簡(jiǎn)→畫(huà)邏輯電路。6.3.2組合邏輯電路綜合（設(shè)計(jì)）1．任務(wù)組合邏輯電路的設(shè)計(jì)與分析的過(guò)程相反。其步驟為：2．舉例(例6-15)（1）邏輯問(wèn)題（規(guī)定變量及狀態(tài)）（2）列狀態(tài)表（表決電路）（3）寫(xiě)出邏輯式ABCY01010101001100111111000011000011第三十頁(yè)，共63頁(yè)。（3）化簡(jiǎn)或變換（用與非門(mén)）（4）畫(huà)邏輯電路Y&&&&ABC

BCA三變量卡諾圖00011110

01

由摩根定理化成與非式1111填卡諾圖圈卡諾圈011101110111第三十一頁(yè)，共63頁(yè)。加法器:

實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路進(jìn)位如：0

0

0

0

11+10101010不考慮低位來(lái)的進(jìn)位半加器實(shí)現(xiàn)要考慮低位來(lái)的進(jìn)位全加器實(shí)現(xiàn)例6-16設(shè)計(jì)一位半加器和全加器第三十二頁(yè)，共63頁(yè)。1.半加器（1）確定邏輯框圖（2）列真值表（3）寫(xiě)出邏輯表達(dá)式（4）畫(huà)邏輯電路及邏輯符號(hào)CiSiBiAiCiSiBiAi∑COAiBiCiSi00011011BiCiSiAi=1&00101001第三十三頁(yè)，共63頁(yè)。2.全加器（1）確定邏輯框圖（2）列真值表（3）寫(xiě)出并化簡(jiǎn)邏輯表達(dá)式

BiCiSiAiCi-1AiBiCi-1CiSi0101010100110011111100000100101101110100+（Ai⊙Bi）第三十四頁(yè)，共63頁(yè)。（4）畫(huà)邏輯電路及邏輯符號(hào)BiCiSiAiCi-1∑COCICiSiCi-1∑COBiAi∑CO≥1第三十五頁(yè)，共63頁(yè)。串行進(jìn)位加法器構(gòu)成：把n位全加器串聯(lián)起來(lái)，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。特點(diǎn)：進(jìn)位信號(hào)是由低位向高位逐級(jí)傳遞的，速度不高。以上僅實(shí)現(xiàn)一位加法，若有n位，則需有n個(gè)全加器來(lái)實(shí)現(xiàn)。第三十六頁(yè)，共63頁(yè)。

全加器SN74LS183的管腳圖114SN74LS1831an1bn1cn-11cn1sn2cn-12cn2sn2an2bnUccGND第三十七頁(yè)，共63頁(yè)。6.4組合邏輯部件6.4.1編碼器6.4.2譯碼器6.4.3數(shù)據(jù)選擇器6.4.4數(shù)據(jù)分配器第三十八頁(yè)，共63頁(yè)。6.4組合邏輯部件6.4.1編碼器具有編碼功能的邏輯電路稱(chēng)為編碼器。它是一個(gè)n端輸入m端輸出的邏輯系統(tǒng)。n為被編碼信息數(shù)，m為代碼位數(shù)。123nm12…………編碼器1．編碼器的概念編碼：賦予二進(jìn)制代碼特定含義的過(guò)程稱(chēng)為編碼。如：8421BCD碼中，用1000表示數(shù)字8如：ASCII碼中，用表示字母A等能將每一個(gè)編碼輸入信號(hào)變換為不同的二進(jìn)制的代碼輸出。

如8線(xiàn)-3線(xiàn)編碼器：將8個(gè)輸入的信號(hào)分別編成8個(gè)3位二進(jìn)制數(shù)碼輸出。如BCD編碼器：將10個(gè)編碼輸入信號(hào)分別編成10個(gè)4位碼輸出。編碼器的邏輯功能：第三十九頁(yè)，共63頁(yè)。2．編碼器的分類(lèi)按其允許同時(shí)輸入的編碼信號(hào)的多少，編碼器分為普通編碼器和優(yōu)先編碼器。普通編碼器：任何時(shí)候只允許輸入一個(gè)有效編碼信號(hào)，否則輸出就會(huì)發(fā)生混亂。優(yōu)先編碼器：允許同時(shí)輸入兩個(gè)以上的有效編碼信號(hào)。當(dāng)同時(shí)輸入幾個(gè)有效編碼信號(hào)時(shí)，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級(jí)別，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。第四十頁(yè)，共63頁(yè)。二進(jìn)制編碼器的結(jié)構(gòu)框圖1）編碼器的工作原理

I0

I1

Yn-1

Y0

Y1

1n2-I二進(jìn)制

編碼器

2n個(gè)

輸入

n位二進(jìn)制碼輸出

3．普通二進(jìn)制編碼器的設(shè)計(jì)2）設(shè)計(jì)實(shí)現(xiàn)一個(gè)普通8/3編碼器第四十一頁(yè)，共63頁(yè)。（b）列編碼表（a）確定邏輯框圖（代碼位數(shù)8/3線(xiàn)）（c）寫(xiě)邏輯表達(dá)式若要求用與非門(mén)實(shí)現(xiàn)時(shí)，則必須用摩根定理求其與非式。

輸入

輸出I0I1I2I3I4I5I6I7Y2Y1Y01000000001000000001000000001000000001000000001000000001000000001000011110011001101010101編碼器第四十二頁(yè)，共63頁(yè)。（4）畫(huà)邏輯圖若用“與非”門(mén)實(shí)現(xiàn)≥1≥1≥1&&&Y1Y0Y2第四十三頁(yè)，共63頁(yè)。

4.優(yōu)先編碼器

優(yōu)先編碼器的提出：

實(shí)際應(yīng)用中，經(jīng)常有兩個(gè)或更多輸入編碼信號(hào)同時(shí)有效。

必須根據(jù)輕重緩急，規(guī)定好這些外設(shè)允許操作的先后次序，即優(yōu)先級(jí)別。

識(shí)別多個(gè)編碼請(qǐng)求信號(hào)的優(yōu)先級(jí)別，并進(jìn)行相應(yīng)編碼的邏輯部件稱(chēng)為優(yōu)先編碼器。第四十四頁(yè)，共63頁(yè)。E0—輸出選通端，低電平有效。只有在EI=0且所有輸入端都為1時(shí)，其輸出為0，否則輸出為1，它可以與同類(lèi)芯片的EI端相接，組成更多輸入端的編碼器。4．優(yōu)先編碼器

（1）74LS148（8/3線(xiàn)）1）邏輯符號(hào)GS01234567A0A1A2EIEO74LS1482）功能表輸入輸出EI0123456

7

A2A1A0GSEO1000000000x1xxxxxxx0x1xxxxxx01x1xxxxx011x1xxxx0111x1xxx01111x1xx011111x1x0111111x10111111111000011111100110011110101010111000000001011111111EI—使能輸入端，低電平有效。GS—編碼狀態(tài)標(biāo)志，低電平有效。x—表示“0”或“1”任意。83普通編碼器不允許同時(shí)輸入多個(gè)編碼信號(hào)，對(duì)于同時(shí)輸入多個(gè)編碼信號(hào)的情況，必須使用優(yōu)先編碼器來(lái)解決對(duì)信號(hào)編碼的問(wèn)題。在實(shí)際應(yīng)用中，有許多現(xiàn)成集成電路產(chǎn)品供選用，無(wú)須自己設(shè)計(jì)，所以這里以TTL電路中的74LS148（8/3線(xiàn)）74LS147（10/4線(xiàn)）優(yōu)先編碼器為例，介紹優(yōu)先編碼器的特點(diǎn)和使用。第四十五頁(yè)，共63頁(yè)。思考題用兩塊8/3編碼器構(gòu)成16/4編碼器：10那塊芯片的優(yōu)先級(jí)高？第四十六頁(yè)，共63頁(yè)。對(duì)應(yīng)于每一種輸入代碼，其輸出端為有效電平可以是多端也可以是單端，前者為多端選擇，后者為單端選擇。6.4.2譯碼器將二進(jìn)制代碼翻譯成編碼時(shí)對(duì)應(yīng)的原意信號(hào)的過(guò)程，稱(chēng)譯碼。完成譯碼的邏輯電路稱(chēng)為譯碼器。譯碼器是多端輸入，多端輸出的組合邏輯電路。

譯碼器是一個(gè)n端輸入、2n端輸出的數(shù)字邏輯部件，其輸入是二進(jìn)制代碼。譯碼器可按不同的方法分類(lèi)單端選擇2）按功能分通用譯碼器代碼變換譯碼變量譯碼1）按輸出有效端子數(shù)分顯示譯碼器（與顯示器配套使用）共陽(yáng)極連接多端選擇1232n

n12…………譯碼器CMOS共陰極連接第四十七頁(yè)，共63頁(yè)。1變量譯碼器（二進(jìn)制譯碼器）變量譯碼器有n個(gè)輸入端，2n個(gè)輸出端，其輸入是二進(jìn)制代碼，對(duì)應(yīng)于每一種輸入代碼，只有其中一個(gè)輸出端為有效電平，其余輸出端為非有效電平。下面以輸出單端選擇的3：8譯碼器的設(shè)計(jì)為例介紹譯碼器的工作原理及邏輯功能。輸入的代碼有時(shí)也叫地址碼，即每一個(gè)輸出端有一個(gè)對(duì)應(yīng)的地址碼。1232n

n12…………譯碼器常用的集成譯碼器產(chǎn)品有：由TTL電路構(gòu)成的2線(xiàn)-4線(xiàn)譯碼器74LS139、3線(xiàn)-8線(xiàn)譯碼器74LS138、4線(xiàn)-16線(xiàn)譯碼器74LS154等。第四十八頁(yè)，共63頁(yè)。（1）確定邏輯框圖（3/8線(xiàn)）（2）列狀態(tài)表（輸出低電平有效）

邏輯命題：把一組（三位）二進(jìn)制代碼譯成對(duì)應(yīng)的（8個(gè)）輸出信號(hào)。輸入輸出ABC000011110011001101010101

Y0CAB……譯碼器Y2Y3Y7Y0Y1Y2Y3Y4Y5Y6Y71111111111111111111111111111111111111111111111111111111100000000第四十九頁(yè)，共63頁(yè)。（3）寫(xiě)邏輯表達(dá)式（4）畫(huà)出邏輯電路圖（輸出為低有效）&&&&&&&&AA1BB1CC1輸入輸出ABCY0Y1Y2Y3Y4Y5Y6Y7000011110011001101010101

011111111

011111111011111111

011111111

011111111

011111111

011111111

0第五十頁(yè)，共63頁(yè)。常用的芯片有CT74LS154（4/16線(xiàn)）譯碼器、CT74LS138（3/8線(xiàn)）譯碼器和CT74LS139（雙2/4線(xiàn)）譯碼器。2．集成芯片及應(yīng)用（1）74LS139譯碼器2）功能表74LS139譯碼器內(nèi)部含有兩個(gè)相同的2/4線(xiàn)譯碼器，其1/2邏輯圖如圖示。輸入輸出GBAY0Y1Y2Y310000x0011x01011011111011111011111074LS13911623456789101112131415GND1G1A1B2G2A2B+VCC1）1/2邏輯圖&1111&&&1Y0GABY1Y2Y33）引角排列圖第五十一頁(yè)，共63頁(yè)。（2）CT74LS138譯碼器1）邏輯符號(hào)2）功能表74LS138ABCY0Y1Y7Y2Y3Y4Y5Y6G2AG1G2B輸入輸出G1G2A+G2BCBAY0Y1Y2Y3Y4Y5Y6Y70x11111111x100000000xx00001111xx00110011xx01010101110111111111101111111111011111111110111111111101111111111011111111110111111111103）Y與ABC的關(guān)系第五十二頁(yè)，共63頁(yè)。4）應(yīng)用由前面分析可知，二進(jìn)制譯碼器能夠譯出輸入變量的全部狀態(tài)，換句話(huà)說(shuō)，二進(jìn)制譯碼器的每個(gè)輸出對(duì)應(yīng)一個(gè)輸入變量的最小項(xiàng)。如74LS138的輸出分別為：74LS138ABCY0Y1Y7Y2Y3Y4Y5Y6G2AG1G2B根據(jù)這一特點(diǎn)，用二進(jìn)制譯碼器可以很方便的實(shí)現(xiàn)邏輯函數(shù)。如用74LS138實(shí)現(xiàn)ZYXF&“1”第五十三頁(yè)，共63頁(yè)。3.二—十進(jìn)制譯碼器（1）邏輯符號(hào)二—十進(jìn)制譯碼器的邏輯功能是把8421BCD碼譯成10個(gè)對(duì)應(yīng)的輸出信號(hào)。（2）功能表序號(hào)輸入輸出DCBAY0Y1Y2Y3Y4Y5Y6Y7Y8Y9012345678900000000110000111100001100110001010101010

11111111110

111111111101111111111011111111110111111111101111111111011111111110111111111101111111111074LS42ABCY0Y1Y7Y2Y3Y4Y5Y6DY9Y8第五十四頁(yè)，共63頁(yè)。在數(shù)字系統(tǒng)中經(jīng)常采用七段顯示器顯示十進(jìn)制數(shù)，常用的顯示器有LED（半導(dǎo)體數(shù)碼管）和LCD（液晶顯示器）等，它們可以用數(shù)字集成電路來(lái)驅(qū)動(dòng)。這里以L(fǎng)ED為例介紹顯示原理。4.七段顯示譯碼器（1）七段數(shù)碼管1）七段數(shù)碼管結(jié)構(gòu)2）發(fā)光二極管的連接3）數(shù)碼顯示原理gabcdefgabcdefgabcdef0—abcdef1—bc2—abdeg3—abcdg4—bcfg5—acdfg6—acdefg7—abc8—abcdefg9—abcdfg共陰極共陽(yáng)極gabcdefgabcdefgabcefgabcefgabcefgabcdefgabcdefgabcdefgabcdefgabcdef第五十五頁(yè)，共63頁(yè)。RBI—滅零輸入，低電平有效。用于熄滅不希望顯示的零。BI/RBO—低電平有效，作輸入端用時(shí)，滅燈輸入；作輸出端用時(shí)，滅零輸出。顯示譯碼器的功能是把8421BCD碼譯成七段顯示器的驅(qū)動(dòng)信號(hào)，驅(qū)動(dòng)七段顯示器顯示出對(duì)應(yīng)8421BCD碼的十進(jìn)制數(shù)碼。（2）顯示譯碼器1）74LS47邏輯符號(hào)根據(jù)數(shù)碼管的連接不同，顯示譯碼器也分成兩大類(lèi)，驅(qū)動(dòng)共陽(yáng)極顯示器和驅(qū)動(dòng)共陰極顯示器，前者有74LS47、74LS247，后一類(lèi)有74LS48、74LS49、74LS248、74LS249等。數(shù)字／功能輸入BI/RBO輸出字型LTRBIDCBAａｂｃｄｅｆｇ０１２３４５６７８９１１１１１１１１１１１Ｘ

ＸＸＸＸＸＸＸＸ０００００００１００１０００１１０１０００１０１０１１００１１１１０００１００１１１１１１１１１１１００００００１１００１１１１００１００１０００００１１０１００１１０００１００１０００１００００００００１１１１０００００００００００１００滅燈ＸＸＸｘｘｘ０１１１１１１１滅０１００００００１１１１１１１試燈０ＸＸｘｘｘ１０００００００74L