TMS320C54片內(nèi)外設(shè)與應(yīng)用實(shí)例

TMS320C54片內(nèi)外設(shè)與應(yīng)用實(shí)例第一頁，共129頁。8.1定時(shí)器定時(shí)器的組成框圖如圖8-1所示。它有3個(gè)存儲(chǔ)器映象寄存器：TIM、PRD和TCR。這3個(gè)寄存器在數(shù)據(jù)存儲(chǔ)器中的地址及其說明如表8-1所示。定時(shí)器控制寄存器（TCR）位結(jié)構(gòu)如圖8-2所示，各控制位和狀態(tài)位的功能如表8-2所示。返回首頁第二頁，共129頁。圖8-1定時(shí)器組成框圖第三頁，共129頁。表8-1定時(shí)器的三個(gè)寄存器Timer0地址Timer1地址寄存器說明0024H0030HTIM定時(shí)器寄存器，每計(jì)數(shù)一次自動(dòng)減10025H0031HPRD定時(shí)器周期寄存器，當(dāng)TIM減為0后，CPU自動(dòng)將PRD的值裝入TIM0026H0032HTCR定時(shí)器控制寄存器，包含定時(shí)器的控制和狀態(tài)位第四頁，共129頁。15～1211109～6543～0保留softfreePSCTRBTSSTDDR圖8-2TCR位結(jié)構(gòu)圖第五頁，共129頁。表8-2定時(shí)器控制寄存器（TCR）的功能返回本節(jié)第六頁，共129頁。8.2時(shí)鐘發(fā)生器8.2.1硬件配置PLL8.2.2軟件可編程PLL返回首頁第七頁，共129頁。8.2.1硬件配置PLL用于C541、C542、C543、C545和C546芯片。所謂硬件配置PLL，就是通過C54x的3個(gè)引腳CLKMD1、CLKMD2和CLKMD3的狀態(tài)，選定時(shí)鐘方式，如表8-3所示。由表8-3可見，不用PLL時(shí)，CPU的時(shí)鐘頻率等于晶體振蕩器頻率或外部時(shí)鐘頻率的一半；若用PLL，CPU的時(shí)鐘頻率等于晶體振蕩器頻率或外部時(shí)鐘頻率乘以系數(shù)N（PLLN），使用PLL可以使用比CPU時(shí)鐘低的外部時(shí)鐘信號(hào)，以減少高速開關(guān)時(shí)鐘所造成的高頻噪聲。第八頁，共129頁。表8-3時(shí)鐘方式的配置返回本節(jié)第九頁，共129頁。8.2.2軟件可編程PLL軟件可編程PLL具有高度的靈活性，其時(shí)鐘定標(biāo)器提供各種時(shí)鐘乘法器系數(shù)，并能直接接通和關(guān)斷PLL。PLL的鎖定定時(shí)器可以用于延遲轉(zhuǎn)換PLL的時(shí)鐘方式，直到鎖定為止。通過軟件編程，可以選用以下兩種時(shí)鐘方式（如表8-4~8-6、圖8-3所示）。

PLL方式，其比例系數(shù)共31種?？挎i相環(huán)電路完成。分頻（DIV）方式，其比例系數(shù)為1/2和1/4，在此方式下，片內(nèi)PLL電路不工作以降低功耗。第十頁，共129頁。表8-4復(fù)位時(shí)的時(shí)鐘方式（C5402）CLKMD1CLKMD2CLKMD3CLKMD寄存器時(shí)鐘方式000E007H乘15，內(nèi)部振蕩器工作，PLL工作0019007H乘10，內(nèi)部振蕩器工作，PLL工作0104007H乘5，內(nèi)部振蕩器工作，PLL工作1001007H乘2，內(nèi)部振蕩器工作，PLL工作110F007H乘1，內(nèi)部振蕩器工作，PLL工作1110000H乘1/2，內(nèi)部振蕩器工作，PLL不工作101F000H乘1/4，內(nèi)部振蕩器工作，PLL不工作011…保留第十一頁，共129頁。表8-5時(shí)鐘方式寄存器CLKMD各位域功能第十二頁，共129頁。表8-6比例系數(shù)與CLKMD的關(guān)系PLLNDIVPLLDⅣPLLMUL比例系數(shù)0X0～140.50X150.25100～14PLLMUL+110151110或偶數(shù)(PLLMUL+1)÷211奇數(shù)PLLMUL÷4第十三頁，共129頁。圖8-3PLL鎖定時(shí)間和CLKOUT頻率的關(guān)系返回本節(jié)第十四頁，共129頁。8.3定時(shí)器/計(jì)數(shù)器編程舉例【例8-1】設(shè)時(shí)鐘頻率為16.384MHz，在TMS320C5402的XF端輸出一個(gè)周期為2s的方波，方波的周期由片上定時(shí)器確定，采用中斷方法實(shí)現(xiàn)。1．定時(shí)器0的初始化（1）設(shè)置定時(shí)控制寄存器TCR（地址0026H）。（2）設(shè)置定時(shí)寄存器TIM（地址0024H）。（3）設(shè)置定時(shí)周期寄存器PRD（地址0025H）。返回首頁第十五頁，共129頁。2．定時(shí)器對(duì)C5402的主時(shí)鐘CLKOUT進(jìn)行分頻CLKOUT與外部晶體振蕩器頻率（在本系統(tǒng)中外部晶體振蕩器的頻率為16.384MHz）之間的關(guān)系由C5402的三個(gè)引腳CLKMD1、CLKMD2和CLKMD3的電平值決定，為使主時(shí)鐘頻率為16.384MHz，應(yīng)使CLKMD1=1、CLKMD2=1、CLKMD3=0，即PLL1。第十六頁，共129頁。3．中斷初始化（1）中斷屏蔽寄存器IMR中的定時(shí)屏蔽位TINT0置1，開放定時(shí)器0中斷。（2）狀態(tài)控制寄存器ST1中的中斷標(biāo)志位INTM位清零，開放全部中斷。第十七頁，共129頁。4．匯編源程序如下：.mmregs.def_c_int00STACK.usect"STACK",100ht0_cout .usect"vars",1;計(jì)數(shù)器t0_flag.usect“vars”,1;當(dāng)前XF輸出電平標(biāo)志。t0_flag=1，則XF=1；;t0_flag=0，則XF=0TVAL .set1639;16401061=1ms因中斷程序中計(jì)數(shù)器初值;t0_cout=1000，所以定時(shí)時(shí)間：1ms1000=1sTIM0 .set 0024H ;定時(shí)器0寄存器地址PRD0 .set 0025HTCR0 .set 0026H .data第十八頁，共129頁。TIMES .intTVAL ;定時(shí)器時(shí)間常數(shù) .text**********************************;中斷矢量表程序段_c_int00 bstart nop nopNMI rete ;非屏蔽中斷

nop nop nopSINT17 .space4*16 ;各軟件中斷SINT18 .space4*16SINT19 .space4*16SINT20 .space4*16SINT21 .space4*16第十九頁，共129頁。SINT22 .space4*16SINT23 .space4*16SINT24 .space4*16SINT25 .space4*16SINT26 .space4*16SINT27 .space4*16SINT28 .space4*16SINT29 .space4*16SINT30 .space4*16INT0 rsbx intm ;外中斷0中斷

rete nop nopINT1 rsbx intm ;外中斷1中斷

rete nop nopINT2 rsbx intm ;外中斷2中斷第二十頁，共129頁。rete nop

nopTINT:bd timer ;定時(shí)器中斷向量

nop nop nopRINT0: rete ;串口0接收中斷

nop nop nopXINT0: rete ;串口0發(fā)送中斷

nop nop nopSINT6 .space4*16 ;軟件中斷SINT7 .space4*16 ;軟件中斷第二十一頁，共129頁。INT3: rete ;外中斷3中斷

nop nop nopHPINT: rete ;主機(jī)中斷

nop nop nopRINT1: rete ;串口1接收中斷

nop nop nopXINT1: rete ;串口1發(fā)送中斷

nop nop nop******************************************第二十二頁，共129頁。start: LD #0,DP STM #STACK+100h,SP STM #07FFFh,SWWSR STM #1020h,PMST ST #1000,*(t0_cout);計(jì)數(shù)器設(shè)置為1000(1s) SSBX INTM ;關(guān)全部中斷

LD #TIMES,A READATIM0 ;初始化TIM,PRD READAPRD0 STM #669h,TCR0 ；初始化TCR0 STM #8,IMR;初始化IMR,使能timer0中斷

RSBX INTM ;開放全部中斷WAIT: B WAIT**************************************第二十三頁，共129頁。;定時(shí)器0中斷服務(wù)子程序timer: ADDM #-1,*(t0_cout) ;計(jì)數(shù)器減1

CMPM *(t0_cout),#0 ;判斷是否為0

BC next,NTC ;不是0，退出循環(huán)

ST #1000,*(t0_cout);為0，設(shè)置計(jì)數(shù)器，并將XF取反

BITF t0_flag,#1 BC xf_out,NTC SSBX XF ST #0,t0_flag B nextxf_out: RSBX XF ST #1,t0_flagnext: RSBX INTM RETE .end第二十四頁，共129頁。5．鏈接命令文件times.cmd如下：times.obj-otimes.out-mtimes.mapMEMORY{PAGE0:RAM1:origin=1000h,length=500hPAGE1:SPRAM1:origin=0060h,length=20h SPRAM2:origin=0100h,length=200h}SECTIONS{.text:>RAM1PAGE0.data:>RAM1PAGE0vars:>SPRAM1PAGE1STACK :>SPRAM2PAGE1}返回本節(jié)第二十五頁，共129頁。8.4多通道緩沖串口（McBSP）8.4.1McBSP原理框圖及信號(hào)接口8.4.2McBSP控制寄存器8.4.3時(shí)鐘和幀同步8.4.4McBSP數(shù)據(jù)的接收和發(fā)送8.4.5有關(guān)的幾個(gè)概念返回首頁第二十六頁，共129頁。8.4.1McBSP原理框圖及信號(hào)接口TMS320C54xx多通道緩沖串口（McBSP）由引腳、接收發(fā)送部分、時(shí)鐘及幀同步信號(hào)產(chǎn)生、多通道選擇以及CPU中斷信號(hào)和DMA同步信號(hào)組成，如圖8-4所示。表8-7給出了有關(guān)引腳的定義，McBSP通過這7個(gè)引腳為外部設(shè)備提供了數(shù)據(jù)通道和控制通道。McBSP通過DX和DR實(shí)現(xiàn)DSP與外部設(shè)備的通信和數(shù)據(jù)交換。

第二十七頁，共129頁。圖8-4McBSP原理框圖第二十八頁，共129頁。表8-7McBSP引腳說明引腳I/O/Z說明DRI串行數(shù)據(jù)接收DXO/Z串行數(shù)據(jù)發(fā)送CLKRI/O/Z接收數(shù)據(jù)位時(shí)鐘CLKXI/O/Z發(fā)送數(shù)據(jù)位時(shí)鐘FSRI/O/Z接收幀同步FSXI/O/Z發(fā)送幀同步CLKSI外部時(shí)鐘輸入第二十九頁，共129頁。表8-8McBSP內(nèi)部信號(hào)說明信號(hào)說明RINT接收中斷，送往CPUXINT發(fā)送中斷，送往CPUREVTDMA接收到同步事件XEVT向DMA發(fā)出事件同步REVTADMA接收到同步事件AXEVTA向DMA發(fā)出事件同步A返回本節(jié)第三十頁，共129頁。8.4.2McBSP控制寄存器1．控制寄存器及其映射地址表8-9列出了McBSP控制寄存器及其映射地址。子塊數(shù)據(jù)寄存器SPSDx用于指定對(duì)應(yīng)子地址寄存器中數(shù)據(jù)的讀寫，其內(nèi)部連接方式如圖8-5所示。這種方法的好處是可以將多個(gè)寄存器映射到一個(gè)較小的存儲(chǔ)空間。第三十一頁，共129頁。表8-9McBSP控制寄存器及其映射地址第三十二頁，共129頁。圖8-5子地址映射示意圖第三十三頁，共129頁。2．串行口的配置串口控制寄存器（SPCR1、SPCR2）和引腳控制寄存器（PCR）用于對(duì)串口進(jìn)行配置，接收控制寄存器（RCR1、RCR2）和發(fā)送控制寄存器（XCR1、XCR2）分別對(duì)接收和發(fā)送操作進(jìn)行控制。（1）串口控制寄存器（SPCR1、SPCR2）串口控制寄存器1（SPCR1）結(jié)構(gòu)如圖8-6所示，表8-10為SPCR1控制位功能說明。串口控制寄存器2（SPCR2）結(jié)構(gòu)如圖8-7所示，表8-11為SPCR2控制位功能說明。（2）引腳控制寄存器（PCR）。引腳控制寄存器（PCR）結(jié)構(gòu)如圖8-8所示，表8-12為PCR控制位功能說明。第三十四頁，共129頁。圖8-6串口控制寄存器1（SPCR1）第三十五頁，共129頁。表8-10SPCR1控制位功能說明第三十六頁，共129頁。第三十七頁，共129頁。圖8-7串口控制寄存器2（SPCR2）第三十八頁，共129頁。表8-11SPCR2控制位功能說明第三十九頁，共129頁。第四十頁，共129頁。圖8-8引腳控制寄存器（PCR）第四十一頁，共129頁。表8-12PCR控制位功能說明第四十二頁，共129頁。（3）接收控制寄存器（RCR[1,2]）。結(jié)構(gòu)如圖8-9所示，表8-13所示為RCR1控制位功能說明，表8-14所示為RCR2控制位功能說明。（4）發(fā)送控制寄存器（XCR[1,2]）。發(fā)送控制寄存器（XCR[1,2]）結(jié)構(gòu)如圖8-10所示，表8-15所示為XCR1控制位功能說明，表8-16所示為XCR2控制位功能說明。第四十三頁，共129頁。第四十四頁，共129頁。第四十五頁，共129頁。（a）RCR1（b）RCR2圖8-9接收控制寄存器（RCR[1,2]）第四十六頁，共129頁。表8-13RCR1控制位功能說明第四十七頁，共129頁。表8-14RCR2控制位功能說明第四十八頁，共129頁。（a）XCR1（b）XCR2圖8-10發(fā)送控制寄存器（XCR[1,2]）第四十九頁，共129頁。表8-15XCR1控制位功能說明第五十頁，共129頁。表8-16XCR2控制位功能說明返回本節(jié)第五十一頁，共129頁。8.4.3時(shí)鐘和幀同步采樣率發(fā)生器由三級(jí)時(shí)鐘分頻組成，如圖8-11所示，可以產(chǎn)生可編程的CLKG（數(shù)據(jù)位時(shí)鐘）信號(hào)和FSG（幀同步時(shí)鐘）信號(hào)。CLKG和FSG是McBSP的內(nèi)部信號(hào)，用于驅(qū)動(dòng)接收/發(fā)送時(shí)鐘信號(hào)（CLKR/X）和幀同步信號(hào)（FSR/X）。采樣率發(fā)生器時(shí)鐘既可以由內(nèi)部的CPU時(shí)鐘驅(qū)動(dòng)（CLKSM=1），也可以由外部時(shí)鐘源驅(qū)動(dòng)（CLKSM=0）。采樣率發(fā)生器寄存器SRGR[1，2]控制著采樣率發(fā)生器的各種操作，其結(jié)構(gòu)如圖8-12所示。表8-17所示為SRGR1控制位功能說明，表8-18所示為SRGR2控制位功能說明。第五十二頁，共129頁。圖8-11采樣率發(fā)生器框圖第五十三頁，共129頁。（a）采樣率發(fā)生器寄存器1(SRGR1)（b）采樣率發(fā)生器寄存器2(SRGR2)圖8-12采樣率發(fā)生器寄存器SRGR[1，2]結(jié)構(gòu)圖第五十四頁，共129頁。表8-17SRGR1控制位功能說明第五十五頁，共129頁。表8-18SRGR2控制位功能說明第五十六頁，共129頁。圖8-13可編程幀周期和幀脈沖寬度返回本節(jié)第五十七頁，共129頁。8.4.4McBSP數(shù)據(jù)的接收和發(fā)送數(shù)據(jù)的接收是通過三級(jí)緩沖完成的，例如，通過設(shè)置SPCR1寄存器的RINTM=00b，則可由RRDY信號(hào)驅(qū)動(dòng)產(chǎn)生接收中斷信號(hào)RINT，TMS320C54xxCPU響應(yīng)中斷，讀取DRR中的數(shù)據(jù)。接收時(shí)序如圖8-14所示。數(shù)據(jù)的發(fā)送通過兩級(jí)緩沖完成，通過設(shè)置SPCR2寄存器的XINTM=00b，可由XRDY驅(qū)動(dòng)產(chǎn)生發(fā)送中斷信號(hào)XINT，TMS320C54xxCPU響應(yīng)中斷，將下一個(gè)發(fā)送數(shù)據(jù)寫入DXR中，隨后XRDY降為0。發(fā)送時(shí)序如圖8-15所示。第五十八頁，共129頁。圖8-14數(shù)據(jù)的接收第五十九頁，共129頁。圖8-15數(shù)據(jù)的發(fā)送返回本節(jié)第六十頁，共129頁。8.4.5有關(guān)的幾個(gè)概念1．相的概念在McBSP中，幀同步信號(hào)表示一次數(shù)據(jù)傳輸?shù)拈_始。幀同步信號(hào)之后的數(shù)據(jù)流可以有兩個(gè)相——相1和相2。相的個(gè)數(shù)（1或2）可以通過設(shè)置RCR2和XCR2中的（R/X）PHASE位來實(shí)現(xiàn)。每幀的字?jǐn)?shù)和每字的位數(shù)分別由（R/X）FRLEN[1,2]和（R/X）WDLEN[1,2]決定（如圖8-6、8-18所示）。

第六十一頁，共129頁。圖8-16例8-2的圖第六十二頁，共129頁。圖8-17例8-3的圖第六十三頁，共129頁。2．?dāng)?shù)據(jù)延遲每一幀都是從幀同步信號(hào)有效時(shí)到來的第一個(gè)時(shí)鐘周期開始的。實(shí)際的數(shù)據(jù)接收或傳輸開始時(shí)刻相對(duì)于幀的開始時(shí)刻可以有延時(shí)，這一延時(shí)稱為數(shù)據(jù)延遲，用RDATDLY和XDATDLY分別指定接收和發(fā)送的數(shù)據(jù)延遲?？删幊虜?shù)據(jù)延遲的范圍為0、1、2個(gè)時(shí)鐘周期（[R/X]DATDLY=00b–10b），如圖8-18所示。第六十四頁，共129頁。圖8-18數(shù)據(jù)延遲第六十五頁，共129頁。3．SPI協(xié)議：McBSP時(shí)鐘停止模式SPI協(xié)議是一種主從配置的、支持一個(gè)主方、一個(gè)或多個(gè)從方的串行通信協(xié)議，一般使用4條信號(hào)線：串行移位時(shí)鐘線（SCK）、主機(jī)輸入/從機(jī)輸出線（MISO）、主機(jī)輸出/從機(jī)輸入線（MOSI）、低電平有效的使能信號(hào)線（）。如圖8-19~8-22所示、表8-19、20所示。第六十六頁，共129頁。圖8-19McBSP作為SPI模式的主設(shè)備第六十七頁，共129頁。圖8-20McBSP作為SPI模式的從設(shè)備第六十八頁，共129頁。圖8-21CLKSTP=10b、CLKXP=0時(shí)鐘停止模式1的時(shí)序圖第六十九頁，共129頁。圖8-22CLKSTP=11b、CLKXP=1時(shí)鐘停止模式4的時(shí)序圖第七十頁，共129頁。表8-19McBSP寄存器位域設(shè)置（SPI模式的主設(shè)備）第七十一頁，共129頁。表8-20McBSP寄存器位域設(shè)置（SPI模式的從設(shè)備）返回本節(jié)第七十二頁，共129頁。8.5多通道緩沖串口應(yīng)用實(shí)例8.5.1TLV1572高速串行ADC與TMS320C5402接口設(shè)計(jì)8.5.2TLC5617串行DAC與TMS320C5402接口設(shè)計(jì)8.5.3語音接口芯片TLC320AD50C與TMS320C5402接口設(shè)計(jì)返回首頁第七十三頁，共129頁。8.5.1TLV1572高速串行ADC與TMS320C5402接口設(shè)計(jì)1．TLV1572芯片簡介TLV1572是高速同步串行的10位A/D轉(zhuǎn)換芯片，單電源2.7V至5.5V供電，8引腳SOIC封裝。功耗較低（3V供電功耗3ｍW，5V供電功耗25ｍW），當(dāng)AD轉(zhuǎn)換不進(jìn)行期間自動(dòng)進(jìn)入省電模式。5V供電、時(shí)鐘速率20MHz時(shí)最高轉(zhuǎn)換速率為1.25MSPS，3V供電、時(shí)鐘速率10MHz時(shí)最高轉(zhuǎn)換速率為625KSPS。TLV1572D封裝引腳排列如圖8-23所示，TLV1572的引腳說明如表8-21所示。第七十四頁，共129頁。圖8-23TLV1572的引腳排列第七十五頁，共129頁。表8-21TLV1572引腳功能表第七十六頁，共129頁。2．TLV1572與TMS320系列DSP的連接圖8-24TLV1572與TMS320系列DSP連接框圖第七十七頁，共129頁。圖8-25TLV1572DSP工作方式時(shí)序圖第七十八頁，共129頁。3．TLV1572與TMS320C5402的McBSP1接口軟件編程【例8-4】在本例應(yīng)用中，TMS320C5402的McBSP1以CPU中斷的方式讀取TLV1572模數(shù)轉(zhuǎn)換結(jié)果，并存放在DSP片內(nèi)的DARAM區(qū)的3000H開始的單元中，共采樣256個(gè)點(diǎn)，A/D轉(zhuǎn)換的速率為64kHz，由串口McBSP1的幀頻決定，TMS320C5402的主時(shí)鐘頻率為81.925MHz。其實(shí)現(xiàn)程序（略）返回本節(jié)第七十九頁，共129頁。8.5.2TLC5617串行DAC與TMS320C5402接口設(shè)計(jì)1．TLC5617工作原理TLC5617是帶有緩沖基準(zhǔn)輸入的雙路10位電壓輸出數(shù)模轉(zhuǎn)換器。

TLC5617通過與CMOS兼容的3線串行接口實(shí)現(xiàn)數(shù)字控制，器件接收的用于編程的16位字的前4位用于產(chǎn)生數(shù)據(jù)的傳送模式，中間10位產(chǎn)生模擬輸出，最后兩位為任意的LSB位（如圖8-26~8-28、表8-22、23所示）。第八十頁，共129頁。圖8-26TLC5617引腳排列第八十一頁，共129頁。表8-22TLC5617引腳功能說明第八十二頁，共129頁。圖8-27TLC5617功能框圖第八十三頁，共129頁。圖8-28TLC5617的時(shí)序圖第八十四頁，共129頁。表8-23可編程控制位（D15~D12）功能表第八十五頁，共129頁。2．TLC5617與TMS320C5402的McBSP接口設(shè)計(jì)TLC5617符合SPI數(shù)字通信協(xié)議，而TMS320C54xx系列DSP芯片的多通道緩沖串口（McBSP）工作于時(shí)鐘停止模式時(shí)與SPI協(xié)議兼容。TLC5617與TMS320C5402的McBSP0接口連接如圖8-29所示。第八十六頁，共129頁。圖8-29TMS320C5402與TLC5617的連接第八十七頁，共129頁。3．軟件設(shè)計(jì)給出了較完整的軟件程序，包括主程序、串口初始化程序和CPU中斷服務(wù)程序，中斷服務(wù)程序分別對(duì)數(shù)據(jù)進(jìn)行處理，然后在TLC5617的A、B兩個(gè)通道同時(shí)輸出。TMS320C5402的主時(shí)鐘頻率為81.925MHz，數(shù)模轉(zhuǎn)換速率為128kHz。匯編源程序（略）返回本節(jié)第八十八頁，共129頁。8.5.3語音接口芯片TLC320AD50C與TMS320C5402接口設(shè)計(jì)1．模擬接口芯片TLC320AD50C的工作原理音頻接口芯片TLC320AD50C集成了16位A/D和D/A轉(zhuǎn)換器，使用過采樣（oversampling）技術(shù)提供16位A/D和D/A低速信號(hào)轉(zhuǎn)換，該器件包括兩個(gè)串行的同步轉(zhuǎn)換通道，工作方式和采樣速率均可由DSP編程設(shè)置。其內(nèi)部ADC之后有抽樣濾波器，DAC之前有插值濾波器，接收和發(fā)送可同時(shí)進(jìn)行。第八十九頁，共129頁。圖8-30AD50C的引腳排列第九十頁，共129頁。圖8-31AD50C的內(nèi)部結(jié)構(gòu)框圖第九十一頁，共129頁。AD50C片內(nèi)還包括一個(gè)定時(shí)器和控制器。該芯片可工作在單端或差分方式，支持3個(gè)從機(jī)級(jí)聯(lián)，其參數(shù)設(shè)置模式采用單線串行口直接對(duì)內(nèi)部寄存器編程，不受數(shù)據(jù)轉(zhuǎn)換串行口的影響。（1）ADC信號(hào)通道（如圖8-32、8-33）

（2）DAC信號(hào)通道（如圖8-34所示）

（3）AD50C的控制寄存器（如表8-24所示）第九十二頁，共129頁。圖8-32ADC通道主通信時(shí)序圖第九十三頁，共129頁。圖8-33ADC通道主通信和次通信時(shí)序圖第九十四頁，共129頁。圖8-34DAC信號(hào)通道主通信和次通信時(shí)序圖第九十五頁，共129頁。表8-24控制寄存器1位功能表第九十六頁，共129頁。表8-25控制寄存器2位功能表第九十七頁，共129頁。表8-26控制寄存器3位功能表D7D6D5D4D3D2D1D0說明––××××××(D0—D5)為與之間延遲SCLK的個(gè)數(shù)××––––––(D6—D7)從器件的個(gè)數(shù)，TLC320AC50C最多3個(gè)D7D6D5D4D3D2D1D0說明––××××××(D0—D5)為與之間延遲SCLK的個(gè)數(shù)××––––––(D6—D7)從器件的個(gè)數(shù)，TLC320AC50C最多3個(gè)第九十八頁，共129頁。表8-27控制寄存器4位功能表第九十九頁，共129頁。表8-28寄存器映象表寄存器編號(hào)D12D11D10D9D8寄存器名字000000空操作寄存器100001控制寄存器1200010控制寄存器2300011控制寄存器3400100控制寄存器4第一百頁，共129頁。2．TLC320AD50C與TMS320C5402硬件接口設(shè)計(jì)硬件連接采用AD50C為主控模式（=1），向C5402的McBSP0（從設(shè)備）提供SCLK（數(shù)據(jù)移位時(shí)鐘）和FS（幀同步脈沖），并控制數(shù)據(jù)的傳輸過程。TMS320C5402工作于SPI方式的從機(jī)模式，CLKX0和FSX0為輸入引腳，在接收數(shù)據(jù)和發(fā)送數(shù)據(jù)時(shí)都是利用外界時(shí)鐘和移位脈沖。C5402與TLC320AD50C的硬件連接如圖8-35所示。第一百零一頁，共129頁。圖8-35TMS320C5402與TLC320AD50C的硬件連接示意圖第一百零二頁，共129頁。3．軟件編制過程（1）TMS320C5402串口的初始化。

（2）AD50C初始化。

（3）用戶代碼的編寫。

返回本節(jié)第一百零三頁，共129頁。8.6主機(jī)接口（HPI）8.6.1HPI-8接口的結(jié)構(gòu)8.6.2HPI-8控制寄存器和接口信號(hào)8.6.3HPI-8接口與主機(jī)的連接框圖8.6.4HPI的8條數(shù)據(jù)線作通用的I/O引腳返回首頁第一百零四頁，共129頁。8.6.1HPI-8接口的結(jié)構(gòu)HPI-8是一個(gè)8位的并行口，外部主機(jī)是HPI的主控者，HPI-8作為主機(jī)的從設(shè)備，其框圖如圖8-36所示。其接口包括一個(gè)8比特的雙向數(shù)據(jù)總線、各種控制信號(hào)及3個(gè)寄存器。片外的主機(jī)通過修改HPI控制寄存器（HPIC）設(shè)置工作方式，通過設(shè)置HPI地址寄存器（HPIA）來指定要訪問的片內(nèi)RAM單元，通過讀/寫數(shù)據(jù)鎖存器（HPID）來對(duì)指定存儲(chǔ)器單元讀/寫。主機(jī)通過HCNTL0、HCNTLl管腳電平選擇3個(gè)寄存器中的一個(gè)。第一百零五頁，共129頁。圖8-36HPI-8框圖返回本節(jié)第一百零六頁，共129頁。8.6.2HPI-8控制寄存器和接口信號(hào)HPI控制寄存器（HPIC）狀態(tài)位控制著HPI操作：（1）BOB：字節(jié)次序位。

（2）SMOD：標(biāo)準(zhǔn)HPI-8尋址方式位。

（3）DSPINT：主機(jī)向C54x發(fā)出中斷位。

（4）HINT：C54x向主機(jī)發(fā)出中斷位。

（5）XHPIA：增強(qiáng)HPI-8擴(kuò)展尋址使能位。（6）HPIENA：增強(qiáng)HPI-8使能狀態(tài)位。第一百零七頁，共129頁。主機(jī)從HPIC寄存器讀出數(shù)據(jù)主機(jī)寫入HPIC寄存器的數(shù)據(jù)C54x從HPIC寄存器讀出的數(shù)據(jù)C54x寫入HPIC寄存器的數(shù)據(jù)圖8-37標(biāo)準(zhǔn)HPI-8的HPIC寄存器位結(jié)構(gòu)圖第一百零八頁，共129頁。主機(jī)從HPIC寄存器讀出數(shù)據(jù)主機(jī)寫入HPIC寄存器的數(shù)據(jù)C54xx從HPIC寄存器讀出的數(shù)據(jù)C54xx