數(shù)字濾波器設(shè)計(jì)方案

數(shù)字濾波器設(shè)計(jì)方案課題的目的和意義決的問(wèn)題。上世紀(jì)60年月，數(shù)字信號(hào)處理在理論層上進(jìn)展迅猛。其體系和框架表示?！蔡囟üδ苎b置。應(yīng)用數(shù)字濾波器處理模擬信號(hào)時(shí)，首先須對(duì)輸入模擬信號(hào)進(jìn)展兩倍，其頻率響應(yīng)具有以抽樣頻率為間隔的周期重復(fù)特性，且以折疊頻率即1/2數(shù)模轉(zhuǎn)換、平滑。數(shù)字濾波器具有高精度、高牢靠性、可程控轉(zhuǎn)變特性或復(fù)用、理以及其他應(yīng)用領(lǐng)域都得到了廣泛應(yīng)用。它涉及到的領(lǐng)域很廣，如通信系統(tǒng)，系航空航天，自動(dòng)化儀器等。原理，硬件構(gòu)造和實(shí)現(xiàn)方法進(jìn)展?fàn)幷摼哂锌隙ǖ囊饬x。FPGA〔Field－ProgrammableGateArray，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的根底上進(jìn)一步進(jìn)展的產(chǎn)物。它是作為專(zhuān)用集成抑制了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。FPGA承受了規(guī)律單元陣列LCA〔LogicCellArray〕這樣一個(gè)概念，部包括CLB〔ConfigurableLogicBlockIOB〔Input〔CPLD具有不同的構(gòu)造，F(xiàn)PGA利用小型查找表〔16×1RAM〕來(lái)實(shí)現(xiàn)組合規(guī)律，每個(gè)查DI/O，由此構(gòu)成了即可實(shí)現(xiàn)組合規(guī)律功能又可實(shí)現(xiàn)時(shí)序規(guī)律功能的根本規(guī)律單元模塊，I/OFPGA的規(guī)律功能以及各模塊之間或模塊與I/OFPGAFPGAFPGAFPGA正處于高速進(jìn)展時(shí)期，型芯片的規(guī)模越大，本錢(qián)也越來(lái)越低，低端FPGA在通信、工業(yè)掌握、航空領(lǐng)域中廣泛應(yīng)用。FPGA行業(yè)集中度很高，幾家美國(guó)公司把握著行業(yè)的“制空權(quán)”。特別是在ICFPGA的時(shí)間并不長(zhǎng)，多數(shù)公司還處于學(xué)習(xí)階段。AlteraXilinxFPGAFPGAFPGAEDAQuartusIIXilinxISEFPGA〔如原理圖或者HDL語(yǔ)言把自己的設(shè)計(jì)輸入到計(jì)算Max+PlusII把最終生成的配置數(shù)據(jù)通過(guò)下載電纜下載到芯片中，即完成了全部的工作。2023FPGACPLD(SOPC)成度的不斷擴(kuò)大，Altera始終能夠同步推出與之相適應(yīng)的開(kāi)發(fā)工具，滿(mǎn)足了設(shè)計(jì)者的要求，近年來(lái)始終保持著一年一個(gè)版本的更進(jìn)度。FPGAQuartusIIAlteraXilinxFPGAFPGAFPGAEDAQuartusIIXilinxISEFPGA〔如原理圖或者HDL語(yǔ)言把自己的設(shè)計(jì)輸入到計(jì)Max+PlusII要把最終生成的配置數(shù)據(jù)通過(guò)下載電纜下載到芯片中，即完成了全部的工作。QuartusII是Altera公司在2023年推出的第四代開(kāi)發(fā)工具，是一個(gè)集成FPGA和CPLD設(shè)計(jì)各個(gè)EDA件集成度的不斷擴(kuò)大，Altera始終能夠同步推出與之相適應(yīng)的開(kāi)發(fā)工具，滿(mǎn)足了設(shè)計(jì)者的要求，近年來(lái)始終保持這一年一個(gè)版本的更進(jìn)度。Altera公司的QuartusIIQuartusIIVHDLVerilogVHDLVerilongHDLQuartusIIModelSim真工具。QuartusII軟件除了進(jìn)展基于FPGA的一般的數(shù)字系統(tǒng)開(kāi)發(fā)外。還可以FPGADSPSOPCNiosIIIDENiosII理器的嵌入式系統(tǒng)開(kāi)發(fā)。QuartusII軟件的設(shè)計(jì)流程遵循典型的FPGA設(shè)計(jì)流程，包括設(shè)計(jì)輸入，綜2FIR數(shù)字濾波器的理論根底信號(hào)頻譜的目的。實(shí)現(xiàn)。〔為所要求的輸出離散時(shí)間信號(hào)的特定功能裝置。應(yīng)用數(shù)字濾波器處理模擬信號(hào)重復(fù)特性，且以折疊頻率即1/2圖像信號(hào)處理、醫(yī)學(xué)生物信號(hào)處理以及其他應(yīng)用領(lǐng)域都得到了廣泛應(yīng)用。FIR數(shù)字濾波器的分類(lèi)FIR抽樣響應(yīng)是有限長(zhǎng)的，因而濾波器是穩(wěn)定的系統(tǒng)。等領(lǐng)域都有著廣泛的應(yīng)用。FIRFIR〔等同波浪法在本次設(shè)計(jì)過(guò)程中，運(yùn)用的是Altera公司的QuartusII軟件中的一款DSPBuilder設(shè)計(jì)工具，與MATLAB相結(jié)合，利用MATLABFPGAFIRSimulink中實(shí)現(xiàn)仿真。3FPGADSPDSP3G一切在功能實(shí)現(xiàn)，性能指標(biāo)與本錢(qián)方面都在不斷增加其要求。數(shù)字信號(hào)處理與模擬信號(hào)處理相比有很多優(yōu)點(diǎn)，如相對(duì)于溫度和工藝的變處理和操控。由于DSP與其他通用計(jì)算機(jī)技術(shù)相互區(qū)分的兩個(gè)重要特性是實(shí)時(shí)流量要求DSP必要提高計(jì)算的執(zhí)行速度了。DSPDSPDSP列重復(fù)地執(zhí)行一樣代碼不終止的程序來(lái)描述。采樣率來(lái)表征，也稱(chēng)為流量?！不蜓舆t元件〕之間的最長(zhǎng)路徑來(lái)定義DSP鐘頻率。與它的采樣率一般是不一樣的。FPGADSPDSP，DSP序列通過(guò)肯定的運(yùn)算變換成輸出序列?？梢猿惺苋缦鹿奖硎緔(n)N

ax(nk)Mkk0

bx(nk)k在公式中系數(shù)a b通常都是通過(guò)理論計(jì)算或者M(jìn)ATLAB工具計(jì)算得到的。k，kFPGAak，kFPGA〔有限字長(zhǎng)〕狀況下，不同運(yùn)算構(gòu)造的誤差，穩(wěn)定性是不同的。FPGADSP了。實(shí)現(xiàn)嵌入式DSP的角度對(duì)所涉及的系統(tǒng)進(jìn)展建模，方針和優(yōu)化。FPGA應(yīng)用要求，通過(guò)并行方式供給極高性能的信號(hào)處理力量。FPGADSP高度的并行性：FPGAFPGA行處理的引擎，對(duì)于多通道的DSP設(shè)計(jì)是抱負(fù)的器件;大的敏捷性，對(duì)于所設(shè)想的算法可以用特地的定制構(gòu)造實(shí)現(xiàn)；價(jià)格不斷降低，可以花費(fèi)低的本錢(qián)實(shí)現(xiàn)設(shè)計(jì)系統(tǒng)的集成化。DSPBuilderDSPBuilder〔或算法級(jí)〕設(shè)計(jì)工具。DSPBuilder將TheVHDLAlteraRTLDSPBuilderMathWorksMATLAB/Simulink，以SimulinkBlocksetSimulinkSignalCompilerMATLAB/Simulink〔.mdl〕VHDL〔.vhd〕,TCLDSPBuilderSimulinkDSPBuilderDSPBuilderMegaCoreMatlabMatlabSimulink建立模型Simulink模型仿真mdl轉(zhuǎn)成vhdl自動(dòng)流程手動(dòng)流程綜合〔QuartusII,LeonardoSpectrum,Synplify)綜合〔QuartusII,LeonardoSpectrum，HDL仿真(ModelSim)Synplify)ATOMNetlist產(chǎn)生QuartusIIQuartusII生成編程文件〔.pof，.sof〕下載至硬件3.1DSPBuilder設(shè)計(jì)流程圖DSPBuilder位寬設(shè)計(jì)規(guī)章SimulinkFPGA對(duì)于硬件電路設(shè)計(jì)，Simulink在資源與性能之間找到一個(gè)折衷的方案，以到達(dá)最高的性?xún)r(jià)比。頻率設(shè)計(jì)規(guī)章，DSPBuilderSimulinkDSPBuilder〔如DelaySimulinkDSPBuilderVHDLclock，aclr。，DSPBuilderPLL塊輸出時(shí)鐘組中的某一時(shí)鐘的上升沿工作，相應(yīng)的系統(tǒng)就成俄日多時(shí)鐘系統(tǒng)。DSPBuilderSimulinkDSPDSPBuilder〔Tsamp〕資源中進(jìn)展規(guī)定。當(dāng)利用多個(gè)采樣周期時(shí)，DSPBuilderDSPBuilder〔PLLClock_Derive。時(shí)序關(guān)系比照間的存在關(guān)系比照。4FPGAFIR設(shè)計(jì)方案濾波器濾波器參數(shù)確定利用MATLAB工具箱設(shè)計(jì)濾波器DSPBuilder設(shè)計(jì)工具中濾波器模塊濾波器系數(shù)確定并量化乘加子系統(tǒng)的搭建DSPBuilder設(shè)計(jì)工具中濾波器模塊MATLAB工具箱中的濾波器模塊FIR濾波器模型的建立4.1濾波器設(shè)計(jì)流程圖50MHz,Fpass1MHz，Apass1dB,Astop30dB.FDATool器的設(shè)計(jì)、分析和性能評(píng)估。器的設(shè)計(jì)、分析和性能評(píng)估。所示，4.2FDAToolFIR，F(xiàn)s50MHz，通帶截止頻率Fpass1MHz，阻帶截止頻率Fstop4MHz，4.34.3濾波器設(shè)計(jì)圖FPGA濾波器設(shè)計(jì)完全后，首先導(dǎo)出以雙精度形式給出的濾波器系數(shù)，而依據(jù)DSPFPGAFPGA導(dǎo)出系數(shù)文件濾波器設(shè)計(jì)完成后，設(shè)置導(dǎo)出系數(shù)文件的格式與數(shù)據(jù)類(lèi)型，導(dǎo)出窗口如圖所示，4.4導(dǎo)出系數(shù)文件格式和數(shù)據(jù)類(lèi)型4.54.5濾波器雙精度系數(shù)4.3.2FPGA依據(jù)DSPBuilder的位寬設(shè)計(jì)規(guī)章：在Simulink中，全部數(shù)據(jù)是利用雙精度〔double〕來(lái)表示的，它是64FPGASimulinkFPGAMATLAB4.64.6雙精度系數(shù)轉(zhuǎn)換定點(diǎn)數(shù)最終得處處理后的濾波器系數(shù)如圖4.7所示。4.7定點(diǎn)數(shù)濾波器系數(shù)FIR在SimulinkMATLABDSPBuilderFPGAFIR乘加子系統(tǒng)的搭建添加5個(gè)AlteraDSPBuilderBlockset文件夾中，Arithmetic庫(kù)中的MultiplyAdd4.8MultiplyAddMultiplyAdd4.94.104.9MultiplyAdd〔Main〕4.10MultiplyAdd〔OptionalPortsandSettings〕FIR【506375859397979385756350372724-6】ParallelAdderSubtractor4.11ParallelAdderSubtractor參數(shù)設(shè)置如圖4.12所示。4.12ParallelAdderSubtractor將各模塊進(jìn)展連線(xiàn)，并選中全部模塊，創(chuàng)立乘加子系統(tǒng)，如圖4.13所示。4.13創(chuàng)立子系統(tǒng)4.14乘加子系統(tǒng)該子系統(tǒng)中每個(gè)乘加模塊輸入位寬為34，由于每?jī)蓚€(gè)乘加模塊輸出求和需38濾波器模塊的添加和模塊參數(shù)設(shè)置參加正弦信號(hào)產(chǎn)生模塊2Simulink，SourcesSineWave4.15SineWave4.16SineWave14.17SineWave24.17500KHz5MHzAddSimulink，MathOperationsAdd4.18Add承受默認(rèn)參數(shù)設(shè)置。InputOutputBlockset，IO&BusInputOutput模塊，4.19InputOutput4.20Input設(shè)置有符號(hào)整數(shù)均為16位，如圖4.20所示。ShiftTapsBlockset，StorageShiftTaps塊，4.21ShiftTaps4.22ShiftTapsNumberofTaps20，DistanceBetweenTaps1，4.22BusConversionBlockset，IO&BusBusConversion模塊，4.23BusConversion4.24BusConversion38。由于4.31024，所以這里需要將濾波器結(jié)1024，104.24clockAlteraDSPBuilderBlockset，AltLabclock4.25clock4.26clockClockPeriod20ns,SimulinkSampleTime2e-8，如圖4.26SignalCompiler文件夾中，AltLabSignalCompiler模塊，4.27SignalCompiler承受默認(rèn)參數(shù)設(shè)置。ScopeSimulink，SinkaScope4.28Scope4.29Scope設(shè)置通道數(shù)為4，如圖4.29所示。各模塊的連接4.304.30FIR5Simulink否正確。仿真時(shí)間設(shè)定5.1仿真時(shí)間設(shè)定parameters，Stoptime5e-5。示波器模塊顯示仿真前，雙擊示波器模塊，彈出示波器顯示窗口。5.2仿真前示波器模塊無(wú)顯示Autoscale5.3仿真后示波器模塊顯示仿真結(jié)果分析50MHz，通帶截止頻Fpass1MHzFstop4MHzApass1dB，Astop30dB。仿真完畢后，觀(guān)看示波器模塊，5.4示波器第一欄顯示波形示波器第一欄為頻率為500KHz的正弦波，5.5示波器其次欄顯示波形示波器其次欄為頻率為5MHz的正弦波，5.6示波器第三欄顯示波形示波器第三欄為第一欄和其次欄的兩列正弦波疊加后的波形，5.7示波器第四欄顯示波形〔即第一欄和其次欄的兩列正弦波疊加后的波形FIR從示波器仿真顯示的結(jié)果中，可以觀(guān)看到5MHz的高頻信號(hào)通過(guò)FIR低通濾將會(huì)被濾除。6FPGAFIRFPGADSPFPGAQuartusIIDSPBuilderMATLABFDAToolDSPBuilder設(shè)計(jì)規(guī)章，表現(xiàn)出了FPGA實(shí)現(xiàn)DSP的特點(diǎn)。同時(shí)也考慮到了兩者不兼容之處，通過(guò)合理的轉(zhuǎn)換加以處理。FPGADSP本文層次清楚明白，易于理解。(DDS)FPGAFIRSignalTapFPGAQuartusIIDE2SignalTapIILogicAnalyzerFPGA確性了。很大的進(jìn)展空間；最終是有待提高創(chuàng)思維的力量。趨勢(shì)有了一個(gè)全方面的生疏。對(duì)于我今后的學(xué)習(xí)或者是工作肯定會(huì)有很大的幫助。參考文獻(xiàn)馬建國(guó)，孟憲元.電子設(shè)計(jì)自動(dòng)化技術(shù)根底[M].：清華大學(xué),2023孟憲元，錢(qián)偉康.FPGA[M].：電子工業(yè),2023MichaelD.Ciletti.VerilogHDL[M].：電子工業(yè),2023徐光輝，程?hào)|旭，黃如等.基于FFGA[M].：電子工業(yè)，2023SteveKilts.AdvancedFPGADesign[M].NewYork：Wiley-IEEEPress,2023D.A.Pucknell,