數(shù)字邏輯課件第三章時序

劉軍計算機與信息學院第三章時序邏輯第三章時序邏輯時序邏輯電路概述鎖存器和觸發(fā)器寄存器和移位寄存器計數(shù)器同步時序邏輯分析同步時序邏輯設計時序邏輯的特點任何時刻的輸出取決于當前的輸入信號電路原來的狀態(tài)時序邏輯的應用計數(shù)器0101計數(shù)器Q3Q2Q1Q0x0000000100010010&≥110XFXFF=X時序邏輯電路概述時序電路：是指電路在任何時刻產生的穩(wěn)定輸出信號，不僅取決于該時刻電路的輸入，而且也取決于電路過去的輸入信號。時序電路輸入時序電路輸出組合電路x1xnZ1Zm?????????存儲電路?????????Y1Yry1yr內部輸入內部輸出存儲電路輸入存儲電路輸出時序電路的狀態(tài)Zi=fi(x1,x2,…,xn,y1,y2,…,yr),i=1,…,m輸出函數(shù)Yi=gi(x1,x2,…,xn,y1,y2,…,yr),i=1,…,r控制或激勵函數(shù)第三章時序邏輯時序邏輯電路概述鎖存器和觸發(fā)器寄存器和移位寄存器計數(shù)器同步時序邏輯分析同步時序邏輯設計能夠存儲(記憶)一位二進制數(shù)的基本單元電路。由門電路構成，輸出具有兩個穩(wěn)定的物理狀態(tài)。

鎖存器鎖存器兩個基本特性穩(wěn)定狀態(tài)可以相互轉換或翻轉(象翹翹板的翻轉)

具有兩個穩(wěn)定的工作狀態(tài)“1”狀態(tài)通常Q=1,Q=0“0”狀態(tài)通常Q=0,Q=1QQ01即在輸入控制下可以“0”

“1”“1”

“0”次態(tài)方程–鎖存器的次態(tài)是它的現(xiàn)態(tài)和輸入信號的函數(shù)(狀態(tài)方程，特征方程)，即

Q

n+1=f(Q

n,X)

術語說明現(xiàn)態(tài)–把鎖存器在翻轉前的狀態(tài)叫鎖存器的現(xiàn)態(tài)，用

Q

n

表示。次態(tài)–把鎖存器翻轉后的狀態(tài)叫鎖存器的次態(tài)，

用Q

n+1

表示。鎖存器RS鎖存器??QQRSSetResetQQRSRS鎖存器RS鎖存器??QQRSSRQ

n+100011011次態(tài)真值表SetReset鎖存器基本SR鎖存器??QQRSSRQ

n+100101110011Q

n次態(tài)真值表SetReset鎖存器基本SR鎖存器鎖存器??QQRS0011??QQRS1110??QQRS1101基本SR鎖存器??QQRSSRQ

n+100不定01110011Q

n次態(tài)真值表SetReset輸出既非0狀態(tài)，也非1狀態(tài)。當R和S同時由0變1時，輸出狀態(tài)可能為0，也可能為1，即輸出狀態(tài)不定。因此，這種情況禁用。鎖存器000—

001—

輸出狀態(tài)不穩(wěn)01010111輸出狀態(tài)為110001010輸出狀態(tài)為011001111輸出狀態(tài)不變01010111000—001—QnSQn+1=S+Qn狀態(tài)方程：約束條件:

1111φ0001011011φ111SRQ

n+100不定01110011Q

n01SR鎖存器狀態(tài)轉換圖SR=01SR=10SR=11SR=11TSQTTR例：已知基本SR鎖存器的輸入信號波形如圖所示，試畫出、的電壓波形。設鎖存器的初始狀態(tài)為Q=0。QQ

TQ或非門的SR鎖存器或非門組成的基本SR鎖存器的狀態(tài)轉換表R高電平有效置0S高電平有效置1SR鎖存器的狀態(tài)方程與約束條件是否有效？SR鎖存器應用

利用SR鎖存器的記憶功能消除機械開關振動引起的干擾脈沖。（a）電路(b)輸出電壓波形干擾脈沖返回A有0就置1B有0就置0利用SR鎖存器消除機械開關振動的影響43?21EN??RS門控SR鎖存器11010

置1

10101置00

××

保持ENSRQ

說明

111--不穩(wěn)

100保持Qn+1=S+Qn狀態(tài)方程：(約束條件)門控SR鎖存器門控RS鎖存器波形圖0門控D鎖存器43?21EN??RS?D43?21EN??RS?D0101置0門控D鎖存器功能表

1110

置1×0保持DENQ

說明

狀態(tài)方程：Qn+1=DDQ

n+10011次態(tài)真值表01D=1D=0D=0D=1門控D鎖存器狀態(tài)圖門控D鎖存器波形圖DDQ1QDDQ2QDCPCPCP主從結構觸發(fā)器下降沿D觸發(fā)器主從結構觸發(fā)器下降沿D觸發(fā)器DD主Q1QDD從Q2QDCPCPCP邏輯符號主從結構觸發(fā)器主從結構觸發(fā)器下降沿觸發(fā)D觸發(fā)器波形圖CPDQ主從結構觸發(fā)器DCPDQQDDQQCPDCP波形圖1、邏輯結構??QQRS??KCP?JJK鎖存器43?21EN??RS2、特征方程(無約束方程)3、功能表

KJQnQn+1

說

明0000001101010111輸出狀態(tài)為1

10001010輸出狀態(tài)為011011110輸出狀態(tài)翻轉輸出狀態(tài)不變Qn+1=J

3、狀態(tài)圖01JK=1×JK=0×JK=×1JK=×04、強制端??QQ??KCP?JDRDS強制輸入端：：無論CP為何值，該端為0，將FF置0，異步置0端。：無論CP為何值，該端為0，將FF置1，異步置1端。

JCPK

5、邏輯符號JK鎖存器缺陷當CP=1持續(xù)較長時，觸發(fā)器將會連續(xù)反轉，我們把這時的翻轉稱空翻??QQRS??KCP?JJ=K=1，CP=1可能產生空翻111100110主從JK觸發(fā)器QQRS10RS10???KJCP

主

從主從JK觸發(fā)器的工作原理：1.

當CP＝1時，CP＝0，從觸發(fā)器被封鎖，保持原狀態(tài)不變：主觸發(fā)器工作，接收J和K端的輸入信號。2.

當CP由1躍變到0時，即CP=0、CP＝1。主觸發(fā)器被封鎖，輸入信號J、K不再影響主觸發(fā)器的狀態(tài)；從觸發(fā)器工作，接收主觸發(fā)器輸出端的狀態(tài)。主從JK觸發(fā)器?????KJ???QQQ主Q主??CP＝1RD主0SD主RD從SD從主從JK觸發(fā)器CP＝0?????KJ???QQQ主Q主??R主S主1主從JK觸發(fā)器的狀態(tài)方程：RD從SD從主從JK觸發(fā)器波形圖設初態(tài)Q=0（1）主從觸發(fā)器的翻轉是在CP由1變0時刻（CP下降沿）發(fā)生的。（2）CP一旦變?yōu)?后，主觸發(fā)器被封鎖，其狀態(tài)不再受J、K影響，因此不會有空翻現(xiàn)象。主從JK觸發(fā)器存在的問題——一次翻轉現(xiàn)象主從JK觸發(fā)器?????KJ???Q主Q主??CP＝1RD主SD主RD從SD從QQ主從JK觸發(fā)器存在的問題——一次翻轉現(xiàn)象主從JK觸發(fā)器?????KJ???Q主Q主??CP＝1RD主SD主RD從SD從QQ=0＝1主從JK觸發(fā)器存在的問題——一次翻轉現(xiàn)象主從JK觸發(fā)器?????KJ???Q主Q主??CP＝1RD主SD主RD從SD從QQ=0＝100主從JK觸發(fā)器存在的問題——一次翻轉現(xiàn)象主從JK觸發(fā)器?????KJ???Q主Q主??CP＝1RD主SD主RD從SD從QQ=0＝10->10->1主從JK觸發(fā)器存在的問題——一次翻轉現(xiàn)象主從JK觸發(fā)器在CP=1期間，輸入干擾使得主觸發(fā)器翻轉一次，在CP由1變0時刻，將主觸發(fā)器錯誤狀態(tài)傳給從觸發(fā)器。主從JK觸發(fā)器?????KJ???Q主Q主??CP＝1RD主SD主RD從SD從QQ=0＝10->11主從JK觸發(fā)器一次翻轉CPJK=0QS4S3S2S1COA4A3A2A1CIB4B3B2B174LS283用加法器構造8421BCD加法器用加法器構造8421BCD加法器集成邊沿JK觸發(fā)器CP=0S=R=1觸發(fā)器保持不變集成邊沿JK觸發(fā)器CP=0S=R=1觸發(fā)器保持不變00110QnQn集成邊沿JK觸發(fā)器CP=1觸發(fā)器處于“自鎖”狀態(tài)Q

n+1=Q

nCP

+Q

nS

=Q

n+Q

nS

=Q

nQ

n+1=Q

nCP

+Q

nR

=Q

n+Q

nR

=Q

nCP=0S=R=1觸發(fā)器保持不變集成邊沿JK觸發(fā)器CP=1觸發(fā)器處于“自鎖”狀態(tài)Q

n+1=Q

nCP

+Q

nS

=Q

n+Q

nS

=Q

n當CP由1變0時，解除自鎖(tpd延遲后變?yōu)?)S

=JQ

nR

=KQ

nQ

n+1=Q

nCP

+Q

nR

=Q

n+Q

nR

=Q

nCP=0S=R=1觸發(fā)器保持不變主從JK與邊沿JK波形比較CPJK=0主從Q邊沿Q負邊沿JK觸發(fā)器邏輯符號QQJJCCPKK主從JK觸發(fā)器邏輯符號QQJJCCPKK維持阻塞D觸發(fā)器觸發(fā)器工作原理：CP=0R=S=1維持原狀態(tài)a.維持置0維持線置1維持線當CP由0躍變到1時D=D1D2D=0R=0S=1Q=0D=1R=1S=0Q=1維持阻塞D觸發(fā)器觸發(fā)器工作原理：CP=0R=S=1維持原狀態(tài)a.維持置0維持線置1維持線當CP由0躍變到1時D=D1D2D=0R=0S=1Q=0D=1R=1S=0Q=1阻塞置0阻塞置1b.阻塞當CP=1時D=10阻塞置0線使R=1S=0R=1D=01阻塞置1線使R=0S=1S=1觸發(fā)方式的分析：CP=0保持CP=1狀態(tài)不受影響當CP由0躍變到1時觸發(fā)器接收D數(shù)據n+1n+1維持阻塞D觸發(fā)器維持阻塞D觸發(fā)器1DC1QQCPDSDRDSRCP=0、CP=1期間觸發(fā)器狀態(tài)不變。只有CP↑到來Q隨[D]變化而改變。CPDQ維持阻塞D觸發(fā)器波形圖J=K=TQ

n+1=JQ

n+KQ

nQ

n+1=TQ

n+TQ

nT=0Q

n+1=Q

nT=1Q

n+1=Q

nQQCPJCK?TT觸發(fā)器DS觸發(fā)器類型的相互演化1.公式法：利用觸發(fā)器次態(tài)方程，聯(lián)解求轉換邏輯例如：JK觸發(fā)器D觸發(fā)器JK次態(tài)方程:Q

n+1=JQ

n+KQ

nD次態(tài)方程:Q

n+1=D=D(Q

n+Q

n)=DQ

n+DQ

n比較兩個次態(tài)方程得：J=D,K=DQQRSCPJCK?DJKD、T、RS“JK”的特性方程：(一)JK

D“D”的

特性方程：轉換圖QQCP

JK1J

C1

IK1D(二)JK

T“T”的

特性方程：QQCP

JK1J

C1

IKT(三)JK

RSQCPSR1J

C1

IKQD

JK

、T、RS(一)D

JKD：JK：QQCPJKD

C&&1>1轉換圖(二)DTT：QQCPD

C=1T(三)D

RSRS：(RS=0)QQCPSRD

C&1>1例1：四人搶答電路。四人參加比賽，每人一個按鈕，其中最先按下按鈕者，相應的指示燈亮；其他人再按按鈕不起作用。電路的核心用74LS175四D觸發(fā)器。其內部包含了四個D觸發(fā)器，各輸入、輸出以字頭相區(qū)別，管腳圖見下頁。觸發(fā)器的應用舉例47CLRD

CPQCLRD

CPQCLRD

CPQCLRD

CPQ1Q1D2Q2DGND4Q4D3Q3D時鐘請零USC公用清零公用時鐘74LS175管腳圖48+5VD1D2D3D4

CLRCP&1&2&3清零CP賽前先清零0輸出為零發(fā)光管不亮74LS17549CP進入D觸發(fā)器D1D2D3D4

CLRCP+5V&1&2&3清零CP1反相端都為1174LS17550D1D2D3D4

CLRCP&1&2&3清零CP+5V若有一按鈕被按下，比如第一個鈕。=1=000被封此時其它按鈕再按下，由于沒有CP不起作用。CQ2DCJKCPQ11例2畫出圖中Q1、Q2的波形，兩個觸發(fā)器的初始狀態(tài)均為0。觸發(fā)器的應用舉例52CPQ20Q1053觸發(fā)器應用并行數(shù)據存儲：在一組觸發(fā)器中同時保存來自并行線的幾個數(shù)據位。(寄存器)計數(shù)：數(shù)字計數(shù)器。分頻：對周期波形進行分(減少)頻。時序脈沖產生器控制器tsthtwhtwl數(shù)據D時鐘CLK1、數(shù)據輸入信號的時間參數(shù)：

ts：數(shù)據建立時間(D在CLK有效邊沿之前提前到來的時間)

th：數(shù)據保持時間(D在CLK有效邊沿之后繼續(xù)保持不變的時間)2、時鐘信號的時間參數(shù)：

twh：時鐘CLK保持高電平的最小持續(xù)時間

twl：時鐘CLK保持低電平的最小持續(xù)時間fmax：觸發(fā)器最高工作頻率(twh+twl保證觸發(fā)器正常工作的最小時鐘周期)時間參數(shù)時間參數(shù)3、觸發(fā)器的翻轉延遲時間：tp：時鐘信號幅度50%到觸發(fā)器Q端輸出信號幅度50%的時間間隔?？偨Y鎖存器與觸發(fā)器器的區(qū)別基本RS鎖存器、門控RS鎖存器門控D鎖存器、主從D觸發(fā)器與維持阻塞D觸發(fā)器器基本JK鎖存器、主從JK觸發(fā)器與負邊沿JK觸發(fā)器觸發(fā)器的相互轉化第三章時序邏輯時序邏輯電路概述鎖存器和觸發(fā)器寄存器和移位寄存器計數(shù)器同步時序邏輯分析同步時序邏輯設計寄存器定義由若干個鎖存器或觸發(fā)器構成的一次能并行存儲多位二進制代碼的時序邏輯電路。74LS3738D寄存器8個門控D鎖存器構成

電位端G：CLK信號(高電平有效)數(shù)據端D：數(shù)據信號

輸出控制端(三態(tài)門使能端)：低電平有效74LS3748D寄存器移位寄存器定義定義：在時鐘信號控制下，將所存儲的數(shù)據能夠向左或向右進行移動的寄存器－數(shù)據移動

0000初始狀態(tài)A000X=ABA00X=BCBA0X=CDCBAX=D數(shù)據輸入數(shù)據輸出串行輸入/向右移位/串行輸出數(shù)據輸出數(shù)據輸入串行輸入/向左移位/串行輸出移位寄存器的基本數(shù)據運動數(shù)據輸出數(shù)據輸入并行輸入/串行輸出數(shù)據輸出串行輸入/并行輸出數(shù)據輸入移位寄存器的基本數(shù)據運動數(shù)據輸出數(shù)據輸入并行輸入/并行輸出循環(huán)右移循環(huán)左移移位寄存器的基本數(shù)據運動寄存器7種結構類型移位寄存器分類右移寄存器：寄存的數(shù)據向右進行移位。左移寄存器：寄存的數(shù)據向左進行移位。

通用寄存器：具有右移、左移、并行置數(shù)和保持功能的寄存器。移位寄存器移位寄存器右移寄存器Q

n+1=D

i=Q

ni-1i左移寄存器Q

n+1=D

i=Q

ni＋1i通用移位寄存器(74LS299)清除0S1S0=00保持001100000QAQBQCQDQAS1S0=01右移DA=SRDi=Q

ni-1[R]=[R]/2+SR010101QASR0000QB00QCS1S0=10左移DH=SLDi=Q

ni+1[R]=2[R]+SR0101SL0100QCQDQBS1S0=11置數(shù)a~hQA~QH110011QAQAQBQCQD通用移位寄存器通用移位寄存器功能表串－串移位寄存器可提供從輸入到輸出的時間延遲，該時間延遲是寄存器中級數(shù)和時鐘頻率的函數(shù)。td=8μs1μsCLK數(shù)據輸入數(shù)據輸出數(shù)據輸入CLK1MHZCQ8Q8數(shù)據輸出8位移位寄存器移位寄存器應用：時間延遲第三章時序邏輯時序邏輯電路概述鎖存器和觸發(fā)器寄存器和移位寄存器同步時序邏輯分析計數(shù)器同步時序邏輯設計時序邏輯分析工具（一）:邏輯方程時序邏輯分析工具（一）:邏輯方程同步時序電路：所有存儲電路中存儲單元狀態(tài)的變化都是在同一時鐘信號操作下同時發(fā)生的。時序電路分類異步時序電路：存儲單元狀態(tài)的變化不是同時發(fā)生的?？赡苡泄驳臅r鐘信號，也可能沒有公共的時鐘信號。時序電路分類同步時序電路分類米里(Mealy）型電路：某時刻的輸出是該時刻的輸入和電路狀態(tài)的函數(shù)摩爾（Moore）型電路：某時刻的輸出僅是該時刻電路狀態(tài)的函數(shù)，與該時刻的輸入無關。（*CP不是輸入）將輸出方程與狀態(tài)方程結合在一起，用表格形式來表示同步時序邏輯電路的次態(tài)/輸出與現(xiàn)態(tài)/輸入的對應關系，稱為狀態(tài)表

時序邏輯分析工具（二）:狀態(tài)表米里型時序邏輯狀態(tài)表[X]1…[X]i

…S1

S11/Z11

Si1/Zi1………………Sj

S1j/Z1j

…Sij/Zij

………………X

[X]i—輸入信號的第i種組合，n個輸入有2n種組合

Sj——k個狀態(tài)變量值的組合，共有2k個狀態(tài)(現(xiàn)態(tài))

Sij——對應[X]i和Sj的次態(tài)

Zij——對應[X]i和Sj的輸出值

通常，Sj，Sij用字母表示時，稱為狀態(tài)表。如用二進制代碼表示，可轉換成狀態(tài)轉移表。SjSij/Zij摩爾型時序邏輯狀態(tài)表

[X]1…

[X]i

…Z1…ZmS1

S11…

Si1…Z11

…Zm1……………Sj

S1j…Sij…Z1j…Zmj

……………SjX

輸出Zi僅是狀態(tài)變量(現(xiàn)態(tài)Sj)的函數(shù)。次態(tài)Sij仍是現(xiàn)態(tài)(Sj)和輸入(Xi)的函數(shù)。

SijS1-S4：4個狀態(tài)，X：狀態(tài)轉移的輸入條件，Z：對應X的輸出。

米里型狀態(tài)圖例子S1S2S3S4X12/Z12X21/Z21X13/Z13X34/Z34X41/Z41例如，在狀態(tài)S3時，如有輸入X34則電路的狀態(tài)由現(xiàn)態(tài)S3轉移到次態(tài)S4狀態(tài)，同時有Z34的輸出。時序邏輯分析工具（三）:狀態(tài)圖摩爾型狀態(tài)圖例子S1/Z1X12X21X13X34X41S2/Z2S3/Z3S4/Z4輸出只與狀態(tài)有關，輸出Z寫在狀態(tài)圈內。時序邏輯分析工具（三）:狀態(tài)圖根據給定的邏輯圖，寫出：

(1)輸出方程(Z)

(2)激勵方程(Yi)

(1)建立狀態(tài)方程(Qin+1)

(2)由狀態(tài)方程列出狀態(tài)轉移表(二進制代碼)根據狀態(tài)轉移表，建立狀態(tài)表和狀態(tài)圖分析輸出與輸入的關系，說明時序邏輯電路的功能3.6.2同步時序邏輯電路的分析方法1第5步：根據狀態(tài)轉移表建立狀態(tài)表和狀態(tài)圖建立狀態(tài)圖建立狀態(tài)圖波形圖例2同步時序邏輯分析例：分析下圖所示的時序邏輯電路功能1.寫出輸出函數(shù)和控制函數(shù)：D4=y3

D3=y2

D2=y1

D1=D11?D12=y4y3+y4y12.求得時序邏輯電路的狀態(tài)方程y4n+1=D4=y3

y3n+1=D3=y2

y2n+1=D2=y1

y1n+1=D1=D11?D12=y4y3+y4y1同步時序邏輯分析3.作出狀態(tài)表及狀態(tài)圖同步時序邏輯分析00000001001101111000110011101111010010101101011010110101001010014.邏輯功能分析：

此電路是一個具有自啟動能力的循環(huán)碼(Gray碼、步進碼)計數(shù)器,或者稱為自恢復扭環(huán)移位寄存器、Johnson計數(shù)器。自啟動能力同步時序邏輯分析5.進一步討論00000001001101111000110011101111有效序列01001010110101101001001001011011無效序列RRRR???“0”掛起，無自啟動能力異步時序邏輯電路的分析步驟：與同步時序電路分析步驟類似，僅僅在步驟增加列出時鐘控制函數(shù)3.狀態(tài)表的生成要考慮各觸發(fā)器的有效時鐘信號例：試分析下圖所示的時序邏輯電路1.寫出各邏輯方程式。CP0=CPCP1=Q0QQQQD1=Q1nD0=Q0nZ=Q1nQ0n異步時序邏輯電路的分析2.將各驅動方程代入D觸發(fā)器的狀態(tài)方程，得時序電路的次態(tài)方程：CP0=CPCP1=Q0（CP由0→1時此式有效）

（Q0由0→1時此式有效）

3.列出該時序電路的狀態(tài)表現(xiàn)態(tài)CP輸出00111111001001001000狀態(tài)表1Q0Qn+1n+1

作狀態(tài)轉換圖、時序圖。4.邏輯功能分析由狀態(tài)圖可知：該電路一共有4個狀態(tài)00、01、10、11，在時鐘脈沖作用下，按照減1規(guī)律循環(huán)變化，所以是一個4進制減法計數(shù)器，Z是借位信號。10/0/011/100/001Q10QZ異步時序邏輯電路的分析第三章時序邏輯時序邏輯電路概述鎖存器和觸發(fā)器寄存器和移位寄存器同步時序邏輯分析計數(shù)器同步時序邏輯設計計數(shù)器

計數(shù)器的功能：是記憶脈沖的個數(shù)。用于定時、分頻、產生節(jié)拍脈沖及進行數(shù)字運算等等。其記憶脈沖的最大數(shù)目稱為計數(shù)器的模(M)。計數(shù)器

計數(shù)器的分類：按計數(shù)器脈沖信號是否來自同一CLK：同步計數(shù)器和異步計數(shù)器

按計數(shù)的功能：加法計數(shù)器、減法計數(shù)器和可逆計數(shù)器

按計數(shù)器的進位基數(shù)：二進制計數(shù)器(M=2r)、十進制計數(shù)器和任意進制計數(shù)器計數(shù)器

同步計數(shù)器例如：分析下圖所示的同步計數(shù)器同步計數(shù)器同步計數(shù)器這個計數(shù)器是模M=8的二進制加法計數(shù)器，當計滿8個數(shù)，輸出為1。CLKQ1Q2Q3M8的同步計數(shù)器的時序圖(波形圖)

同步計數(shù)器同步二進制加法計數(shù)器一般規(guī)律：若有k個觸發(fā)器，模數(shù)為M=2k，除第一個觸發(fā)器來一個脈沖翻轉一次外，每個觸發(fā)器翻轉條件是，此觸發(fā)器低位的所有觸發(fā)器同時為1態(tài)。例如：J1=k1=1Ji=ki=Q

n1Q

n2…Q

ni-1

同步二進制減法計數(shù)器一般規(guī)律：除第一個觸發(fā)器來一個脈沖翻轉一次外，每個觸發(fā)器翻轉條件是，此觸發(fā)器低位的所有觸發(fā)器同時為0態(tài)。例如：J1=k1=1Ji=ki=Q

n1Q

n2…Q

ni-1

思考：用D觸發(fā)器構建同步計數(shù)器用移位寄存器構成同步計數(shù)器1、要求：若計數(shù)器的模為M，則(1)移位寄存器要有M個狀態(tài)，與計數(shù)器模M對應；(2)M個狀態(tài)循環(huán)變化。(移位寄存器移動后的每一組數(shù)即為一種狀態(tài))例：三位移位寄存器構成的扭環(huán)計數(shù)器。

1、K=3，M=2K2、連接方式：Di=Qi-1，D0=Q2DCQ0DCQ1DCQ2ClK??Q2CLK(Mi)Q2nQ1nQ0nD001234560

00000110113111711061004000011100013、狀態(tài)轉移關系DCQ0DCQ1DCQ2Clk??Q20110011104、狀態(tài)圖061437有效狀態(tài)25無效狀態(tài)M6計數(shù)器，不能自啟動5、狀態(tài)Mi的譯碼函數(shù)00

011110Q2Q1Q0Mi1101Ф1111Ф異步計數(shù)器例：分析下圖所示的異步計數(shù)器觸發(fā)器Q0

J0=K0=1Q0n+1=Q0nCP0=CP=觸發(fā)器Q3

J3=Q2nQ1nK3=1Q3n+1=Q3nQ2nQ1nCP3=Q0n=觸發(fā)器Q2

J2=K2=1Q2n+1=Q2nCP2=Q1n=(1)依次寫出Q0-Q3的時鐘控制函數(shù)和狀態(tài)方程0123觸發(fā)器Q1

J1=Q3nK1=1Q1n+1=Q3nQ1nCP1=Q0n=異步計數(shù)器（2）根據各級觸發(fā)器的狀態(tài)方程，作狀態(tài)轉移表Q0n+1=Q0nCP0=CP=Q1n+1=Q3nQ1nCP1=Q0n=Q2n+1=Q2nCP2=Q1n=Q3n+1=Q3nQ2nQ1nCP3=Q0n=（3）由狀態(tài)轉移表作出狀態(tài)圖Q3n0000000100100011010001010110011110001001101010111100110111101111Q2nQ1nQ0nCP3CP2CP1CP00001001000110100010101100111100010010000101101001101010011110000Q3n+1Q2n+1Q1n+1Q0n+10000000000000000000000000000異步清零端

異步計數(shù)器計數(shù)器根據二進制計數(shù)器一般規(guī)律，構造模2n異步計數(shù)器例如：設計模2n（n＝4）的異步二進制計數(shù)器QQTNQQTQQTQQT1111????JQ1nQ2nQ3nQ4nQQJKNQQJKQQJKQQJKJQQDNQQDQQDQQD????J中規(guī)模集成計數(shù)器

74LS163同步二進制計數(shù)器清除：0觸發(fā)器清0清除：1PT:00:1保持原狀態(tài)010清除：1PT:00:0置數(shù)010清除：1PT:11:1計數(shù)101功能表74LS90異步計數(shù)器74LS90異步計數(shù)器74LS90異步計數(shù)器74LS90異步計數(shù)器74LS90異步計數(shù)器中規(guī)模異步計數(shù)器CP1CPCP2QBQDQCQA25QDQCQB

00000101001110074LS90連接成8421碼計數(shù)方式QDQCQBCP2QA

CP10000000100100011010001010110011110001001000074LS90異步計數(shù)器中規(guī)模異步計數(shù)器74LS90連接成5421碼計數(shù)方式QA2CP1CPCP2QBQDQC500000QAQDQCQBCP1

000110010200113010041000510016101071011811009

0

0

000

十進制數(shù)用中規(guī)模計數(shù)器構成任意進制計數(shù)器構成方法：可以通過預置法即設置不同的預置值來構成任意進制計數(shù)器2.預置值的設定：設為N

原來計數(shù)器的模值，

M

為所要實現(xiàn)的模值。預置方法：1.通過預置控制LD異步預置：加計數(shù)預置值＝N-M-1減計數(shù)預置值＝M

同步預置：加計數(shù)預置值＝N-M減計數(shù)預置值＝M-1COBO0Q

nQCRLDnD1D0DUCPDCPQ1計數(shù)器的一般模型清零端，高電平有效置數(shù)端，低電平有效并行數(shù)據輸入端輸出端進位端，低電平輸出借位端，低電平輸出加法計數(shù)時鐘輸入端減法計數(shù)時鐘輸入端進位和借位進位：加法10/1/101/100/011Q10Q進位和借位借位：減法01/1/110/111/000Q10Q預置方法2.預置值的設定：設為N

原來計數(shù)器的模值，

M

為所要實現(xiàn)的模值。預置方法：1.通過預置控制LD預置方法同步預置與異步預置異步預置：加計數(shù)預置值＝N-M-1減計數(shù)預置值＝M

同步預置：加計數(shù)預置值＝N-M減計數(shù)預置值＝M-1例：用模10計數(shù)器構成模6的計數(shù)器。同步預置：1、加法計數(shù)預置值=N-M=10-6=4計數(shù)過程：45678942、減法計數(shù)預置值=M-1=6-1=5計數(shù)過程：5432105QDQCQBQACOBODCBACK74LS168LD??CLK+5VU/D+5VQDQCQBQACOBODCBACP74LS168LD?CLK?+5VU/D異步預置：1、加法計數(shù)預置值=N-M-1=10-6-1=3計數(shù)過程：345678

9(3)2、減法計數(shù)預置值=M=6計數(shù)過程：654321

0(6)QDQCQBQACOBOCRDCBACPUCPD74LS192LD??CLKQDQCQBQACOBOCRDCBACPUCPD74LS192LD??CLK?+5V?+5V復位法同步復位和異步復位采用復0法構造一個M12的計數(shù)器。分析：74LS163的計數(shù)狀態(tài)如圖74LS163：M16的計數(shù)器，同步復位，只有一個復位端CR。0123456789101112131415初態(tài)同步復位，QDQCQBQA=1011時產生一個負電位加到CR，在下一個CLK上升沿到來時將計數(shù)器清0。QDQCQBQACLKCR。采用復0法構造一個M6的計數(shù)器。分析：74LS90利用8421十進制計數(shù)器為基礎，計數(shù)狀態(tài)如圖74LS90：M2-5-10計數(shù)器，異步復位，有R01R02和R91R92兩組復位輸入端。0123456異步復位，QDQCQBQA=0110時產生一個清零信號加到R01R02端，計數(shù)器立刻清零。QDQCQBQAClkCP1CP2R91R92R01R02?分析：利用8421十進制計數(shù)器為基礎，計數(shù)狀態(tài)如圖74LS90：采用復9法構造一個M6的計數(shù)器。9012345異步復位，QDQCQBQA=0101時產生一個清零信號加到R91R92端，計數(shù)器立刻復9。QDQCQBQAClkCP1CP2R01R02R91R92??74LS163同步計數(shù)器?

二進制(M16)同步加法計數(shù)器。?CO：進位輸出，加計數(shù)在1111狀態(tài)時產生一個正脈沖。?

P和T：控制計數(shù)，PT=1時計數(shù)。QDQCQBQACOLDDCBACLRTP74LS163(1)中規(guī)模計數(shù)器級聯(lián)?CLK?2片74LS163(M=16)組成M=256的計數(shù)器同步級聯(lián)QDQCQBQACOLDDCBACLRTP74LS163(1)QDQCQBQACOLDDCBACLRTP74LS163(2)?+VCC中規(guī)模計數(shù)器級聯(lián)同步級聯(lián)2片74LS192(M=10)組成M=100的計數(shù)器異步級聯(lián)QDQCQBQACOBOCRDCBACPUCPD74LS192LD(1)異步級聯(lián)CLK2片74LS192(M=10)組成M=100的計數(shù)器?異步級聯(lián)QDQCQBQACOBOCRDCBACPUCPD74LS192LD(1)QDQCQBQACOBOCRDCBACPUCPD74LS192LD(2)異步級聯(lián)任意模值計數(shù)器計數(shù)器習題1001010074LS192是異步預置十進制可逆計數(shù)器29－28－….21－20－19－18－…11－10－9－29模20計數(shù)器計數(shù)器習題00100110若要設置模55的計數(shù)器，預置數(shù)是多少？由兩片74LS163（同步模16加法計數(shù)器，同步復位，同步預置）級聯(lián)組成的計數(shù)器，分析：⑴兩個芯片的計數(shù)模值各為多少？各采用了哪種變模方式？⑵整個計數(shù)器的模是多少？該電路采用了哪種級聯(lián)方式？第三章時序邏輯時序邏輯電路概述鎖存器和觸發(fā)器寄存器和移位寄存器同步時序邏輯分析計數(shù)器定時脈沖產生器同步時序邏輯設計C1輸出0，C2輸出1C1輸出1，C2輸出1C1輸出1，C2輸出0××0低導通低導通不變不變高截止111T狀態(tài)vOvI2vI1RD輸出輸入vOvODDISC5kΩ5kΩ5kΩTDG2Q'Q84356271+-C1+-C2vI1THvI2TR'VCOG1G3G4VCC

R'D

vC2vC1VR2VR1２.電路結構將555定時器的兩個輸入端連在一起作為信號輸入端，即可得到施密特觸發(fā)器。濾波電容，為提高VR1和VR2的穩(wěn)定性信號輸入端5627vI1vI2VR2VR10.01μFvIvO5kΩ5kΩ5kΩTDG2Q'Q8431+-C1+-C2G1G3G4VCC

vC2vC1VR1３.工作原理5627vI1vI2VR2VR10.01μFvIvO5kΩ5kΩ5kΩTDG2Q'Q8431+-C1+-C2G1G3G4VCC

vC2vC1×0低導通低導通不變不變高截止111T狀態(tài)vOvIRD輸出輸入３.工作原理vOOtvIOtvo由高電平變?yōu)榈碗娖胶陀傻碗娖阶優(yōu)楦唠娖剿鶎膙I值不同，就形成了施密特觸發(fā)特性。5627vI1vI2VR2VR10.01μFvIvO5kΩ5kΩ5kΩTDG2Q'Q8431+-C1+-C2G1G3G4VCC

vC2vC1用555定時器接成的多諧振蕩器多諧振蕩器是一種自激振蕩器，接通電源以后，不需要外加觸發(fā)信號，便能自動產生矩形脈沖，由于矩形脈沖中含有豐富的高次諧波分量，所以習慣上把矩形波振蕩器叫做多諧振蕩器。vOOtvCOttp2tp1充電回路：VCC→R1→R2→C→地。放電回路：C→R2→TD→地。vC0.01μFCR15627vO5kΩ5kΩ5kΩTDG2Q'Q8431+-C1+-C2G1G3G4VCC

vC2vC1R2vOOtvCOttp1tp2振蕩周期和振蕩頻率振蕩周期振蕩頻率占空比用CB555定時器組成的振蕩器，最高工作頻率可達500kHz。石英晶體振蕩器要求精確穩(wěn)定的場合，用石英晶體振蕩器節(jié)拍脈沖產生器

定義：將輸入時鐘經過一定的分頻后送到各路輸出的邏輯電路，常用來產生各種定時信號，又稱時序脈沖發(fā)生器。

節(jié)拍脈沖產生器組成數(shù)字鐘第三章時序邏輯時序邏輯電路概述集成雙穩(wěn)觸發(fā)器同步時序邏輯分析鎖存器、寄存器和移位寄存器計數(shù)器同步時序邏輯設計同步時序邏輯設計同步時序邏輯電路的設計步驟:（3）狀態(tài)分配，又稱狀態(tài)編碼。即把一組適當?shù)亩M制代碼分配給簡化狀態(tài)表中各個狀態(tài)。（1）根據設計要求，得到對應原始的狀態(tài)圖或狀態(tài)表。（2）狀態(tài)化簡。消去多余的狀態(tài)，求得最小化狀態(tài)表。（4）選擇觸發(fā)器的類型及其激勵表。（5）根據編碼狀態(tài)表以及所采用的觸發(fā)器激勵表，導出待設計電路的輸出函數(shù)和激勵函數(shù)。（6）根據輸出函數(shù)和激勵函數(shù)畫出邏輯圖。（7）檢查電路能否自啟動。同步計數(shù)器的設計舉例例:設計一個同步5進制加法計數(shù)器(1）根據設計要求，設定狀態(tài)，求得狀態(tài)轉換圖和狀態(tài)表。(2)該狀態(tài)圖不須化簡。S0/0S1/0S2/0S3/0S4/1現(xiàn)態(tài)次態(tài)進位輸出S0S10S1S20S2S30S3S40S4S01同步計數(shù)器的設計舉例（3）狀態(tài)分配，列狀態(tài)轉換編碼表。現(xiàn)態(tài)次態(tài)進位輸出y2n

y1ny0ny2n+1y1n+1y0n+1Z00000101001110000101001110000000001（4）選擇觸發(fā)器。選用JK觸發(fā)器及其激勵表。Q

nQ

n+1JK000011101110（5）求各觸發(fā)器的激勵函數(shù)和進位輸出函數(shù)。同步計數(shù)器的設計舉例現(xiàn)態(tài)次態(tài)激勵激勵激勵進位輸出y2n

y1ny0ny2n+1y1n+1y0n+1J2

k2J1

k1J0

k0z00000101001110000101001110000000001QnQn+1JK00001110111000101100

11111

00101110111激勵表（5）求各觸發(fā)器的驅動方程和進位輸出方程。同步計數(shù)器的設計舉例02641375y2ny1ny0ny2ny1ny0nJ21026413751k2J2=y1ny0nK2=102641375J1102641375k11J1=k1=y0n0264137502641375J011k011J0=y2nK0=102641375Z1Z=y2n同步計數(shù)器的設計舉例（6）畫邏輯圖。（7）檢查能否自啟動000/0001/0010/0011/0100/1111/1110/1101/1如果電路進入無效狀態(tài)101、110、111時，在CP脈沖作用下，分別進入有效狀態(tài)010、010、000。所以電路能夠自啟動。QC1C1Q1K1J∧1J1J∧1K1KC1Q∧2y0yy1CPZ進位輸出QQQ例：用與非門和D觸發(fā)器設計一個同步時序邏輯電路，以檢測輸入的信號序列是否為連續(xù)的“110”。設輸入的信號序列為：0111001、建立原始狀態(tài)圖、狀態(tài)表序號123456輸入X11100輸出Z0000010狀態(tài)SS0S1S2S2S3S0S0S1S2S30/01/01/00/00/11/01/00/0★注：S0——接收的是“0”S1——接收到1個“1”S2——接收到2(3)個“1”S3——接收到“110”01S0S1S2S3S0/0S0/0S3/1S0/0S1/0S2/0S2/0S1/0SnSn+1/ZX表1原始狀態(tài)表2、狀態(tài)化簡S1/0S2/0S2/0S0/0S0/0S0/1S0S1S210SnSn+1/ZX表2簡化狀態(tài)表S0S1S20/01/01/00/01/00/1S0S1S2S30/01/00/00/11/01/00/01/03、對S0、S1、S2進行狀態(tài)編碼(兩個觸發(fā)器)SQ1Q0S0S1S2001011表3狀態(tài)編碼Q1n+1Q0n+1/Z

Q1n+1Q0n+1/Z00/010/000/011/000/111/0Q1nQ0n00101101SX表4狀態(tài)轉移表S1/0S2/0S2/0S0/0S0/0S0/1S0S1S210SnSn+1/ZX簡化狀態(tài)表3、對S0、S1、S2進行狀態(tài)編碼(兩個觸發(fā)器)SQ1Q0S0S1S2001011表3狀態(tài)編碼SX01Q1nQ0n001011Q1n+1Q0n+1/Z

Q1n+1Q0n+1/Z00/010/000/011/000/111/04、選用DFF，由表4和DFF特征方程得激勵/輸出表表4狀態(tài)轉移表SX01Q1nQ0n001011

D1D0/Z

D1D0/Z00/010/000/011/000/111/0表5激勵/輸出表5、列寫邏輯表達式SX01Q1nQ0n001011

D1D0/ZD1D0/Z00/010/000/01

1/000/1

1

1/0表5激勵表NS=∑(PS?C)6、邏輯圖狀態(tài)圖設計(1)輸入序列已知(檢測序列的某種性質)，對輸入序列進行記憶；

(2)輸入序列未知，對輸入序列產生的結果進行記憶。同步時序邏輯設計建立原始狀態(tài)表的方法根據問題的文字描述形成狀態(tài)表，需要確定以下三個問題：所描述的電路應該包括哪幾個狀態(tài)狀態(tài)之間的轉換關系輸出情況例：“1111”序列檢測器CD1/01/01/0AB0/00/0E1/10/01/10/00/0設：輸入為x，輸出為zx出現(xiàn)下列序列時：1101111110010z將形成相應序列：0000001110000

x現(xiàn)態(tài)01AA/0B/0BA/0C/0CA/0D/0DA/0E/1EA/0E/1次態(tài)/輸出(z)原始狀態(tài)表

例：同步時序電路有一個輸入端和一個輸出端，輸入為二進制序列X0，X1，X2…當輸入序列中1的數(shù)目為奇數(shù)時，輸出為1。作出這個時序奇偶校驗的狀態(tài)表和狀態(tài)圖。B/0A/1X=1X=1X=0X=0

根據接收到的數(shù)據是1還是0，A/B兩個狀態(tài)相互轉換。由此作出狀態(tài)圖和狀態(tài)表如下：NSX=0X=1ABABBA10PSZB/0A/1X=1X=1X=0X=0

根據接收到的數(shù)據是1還是0，A/B兩個狀態(tài)相互轉換。由此作出狀態(tài)圖和狀態(tài)表如下：NSX=0X=1ABABBA10PSZ例