計算機組成原理實驗報告八位補碼加減法器的設(shè)計與實現(xiàn)

.........下載可編輯..下載可編輯......下載可編輯.計算機科學(xué)與技術(shù)學(xué)院計算機組成原理實驗報告書 實驗名稱 八位補碼加/減法器的設(shè)計與實現(xiàn)班級 學(xué)號 姓名 指導(dǎo)教師 日期 成績 實驗1八位補碼加/減法器的設(shè)計與實現(xiàn)一、實驗?zāi)康?.掌握算術(shù)邏輯運算單元（ALU）的工作原理。2.熟悉簡單運算器的數(shù)據(jù)傳送通路。3.掌握8位補碼加/減法運算器的設(shè)計方法。4.掌握運算器電路的仿真測試方法二、實驗任務(wù)1．設(shè)計一個8位補碼加/減法運算器參考圖1，在QUARTUSII里輸入原理圖，設(shè)計一個8位補碼加/減法運算器。創(chuàng)建波形文件，對該8位補碼加/減法運算器進(jìn)行功能仿真測試。測試通過后，封裝成一個芯片。2．設(shè)計8位運算器通路電路參考下圖，利用實驗任務(wù)1設(shè)計的8位補碼加/減法運算器芯片建立運算器通路。3．利用仿真波形，測試數(shù)據(jù)通路的正確性。設(shè)定各控制信號的狀態(tài)，完成下列操作，要求記錄各控制信號的值及時序關(guān)系。在輸入數(shù)據(jù)IN7~IN0上輸入數(shù)據(jù)后，開啟輸入緩沖三態(tài)門，檢查總線BUS7~BUS0上的值與IN0~IN7端輸入的數(shù)據(jù)是否一致。給DR1存入55H，檢查數(shù)據(jù)是否存入，請說明檢查方法。給DR2存入AAH，檢查數(shù)據(jù)是否存入，請說明檢查方法。完成加法運算，求55H+AAH，檢查運算結(jié)果是否正確，請說明檢查方法。完成減法運算，分別求55H-AAH和AAH-55H，檢查運算結(jié)果是否正確，請說明檢查方法。求12H+34H-56H，將結(jié)果存入寄存器R0，檢查運算結(jié)果是否正確，同時檢查數(shù)據(jù)是否存入，請說明檢查方法。三、實驗要求做好實驗預(yù)習(xí)，掌握運算器的數(shù)據(jù)傳送通路和ALU的功能特性。實驗完畢，寫出實驗報告，內(nèi)容如下：實驗?zāi)康?。實驗電路圖。按實驗任務(wù)3的要求，填寫下表，以記錄各控制信號的值及時序關(guān)系。表中的序號表示各控制信號之間的時序關(guān)系。要求一個控制任務(wù)填一張表，并可用文字對有關(guān)內(nèi)容進(jìn)行說明。序序號nsw-busnR0-BUSLDR0LDR1LDR2mnalu-busIN7~IN0BUS7~BUS0④仿真波形及仿真結(jié)果的分析方法、分析過程和分析結(jié)果。⑤實驗體會與小結(jié)。四、實驗預(yù)習(xí)內(nèi)容1.實驗電路設(shè)計原理及思路說明本實驗利用基本邏輯門電路設(shè)計一位全加器（FA），如表1：表1-一位全加器（FA）電路的輸入輸出信號說明信號名稱說明輸入信號Ai加數(shù)Bi加數(shù)Ci低位輸入的進(jìn)位輸出信號Si和CjCj運算產(chǎn)生的進(jìn)位然后以此基礎(chǔ)上實現(xiàn)八位補碼加/減法器的設(shè)計，考慮到實現(xiàn)所需既可以實現(xiàn)加法又可以實現(xiàn)減法，所以使用了一個M輸入來進(jìn)行方式控制加減。實驗電路原理圖實驗參考電路如下圖所示，下圖（a）是1位全加器的電路原理圖，圖（b）是由1位全加器采用行波進(jìn)位方法設(shè)計的多位補碼加/減法運算器。圖1-多位補碼加/減法運算器原理圖圖2-8位運算器通路原理圖實驗電路功能說明表2-一位全加器（FA）功能表輸入輸入輸出CiBiAiSiCj00000001100010100110110010101011100111111表3-M與Bi異或關(guān)系原理圖MMBiM異或Bi000011101110當(dāng)M為0時，Bi與M值無關(guān)，當(dāng)M為1時，Bi取反。也就是當(dāng)M為0時，執(zhí)行加法運算，反之進(jìn)行減法運算。FA實現(xiàn)Ai與（Bi異或M）的加法運算，再加上Ci輸出Si表4-圖4功能端口解析接口解析輸入A[7..0]8位信號輸入（加/被減數(shù)）B[7..0]8位信號輸入（加/減數(shù)）M控制信號（0加，1減）輸出S[7..0]輸出8位計算結(jié)果OVER溢出信號（0不溢出，1溢出溢出）表5-圖3功能端口解析接口解析輸入IN[7..0]8位信號輸入nsw-bus控制輸入信號（0有效，1無效）nalu-bus控制輸入信號（0有效，1無效）nR0-BUS控制輸入信號（0有效，1無效）LDR0時鐘信號，上升沿有效LDR1時鐘信號，上升沿有效LDR2時鐘信號，上升沿有效m溢出信號（0不溢出，1溢出）輸出BUS[7..0]8位信號輸出注：1.74244b的AGN和BGN接口與74374b的OEN接口都是低電平有效，nsw-bus，nalu-bus和nR0-BUS控制器件的輸入，當(dāng)輸入0時，輸入有效，否則無效2.74273b的CLK接口為上升沿有效，當(dāng)LDR的時鐘處于上升沿，即0->1變化時，輸入有效4.器件的選型本實驗用到以下基本邏輯器件：異或門，一位加法器FA，7486等表6-一位全加器（FA）電路所用主要器件清單名稱名稱說明AND2二輸入與門XOR2異或門OR2或門INPUT信號輸入端子OUTPUT信號輸出端子表7-8位補碼加/減法運算器器件清單XOR2XOR2二輸入異或門FA一位加法器（自選器件）INPUT信號輸入端子OUTPUT信號輸出端子表8-8位運算器通路電路INPUTINPUT信號輸入端子OUTPUT信號輸出端子8位補碼加/減法運算器計算元件（自選器件）74273b數(shù)據(jù)緩存元件7424474244b數(shù)據(jù)緩存元件5.實驗方法與實驗步驟等本實驗利用EDA工具軟件（QuartusII2.0或以上版本）完成，實驗分為：原理圖的錄入與編輯、仿真波形的設(shè)計及仿真結(jié)果的分析這3個步驟。具體為：原理圖的錄入與編譯在EDA工具軟件（QuartusII2.0或以上版本）中，采用原理圖的錄入的方法，繪制電路原理圖。繪制完成存盤后進(jìn)行編譯。編譯通過后，可以進(jìn)行步驟的操作。如果編譯不通過，則檢查原理圖，改正錯誤后，重新存盤并編譯。這一過程重復(fù)進(jìn)行，直至原理圖編譯通過。（2）仿真波形的設(shè)計根據(jù)電路的功能，設(shè)定輸入信號的初值后，利用EDA工具軟件（QuartusII2.0或以上版本）的波形仿真功能，驗證電路的正確性。根據(jù)8位補碼加/減法運算器的功能要求，選定8組輸入信號的初值，如下表所示：表9-一位全加器（FA）電路仿真波形輸入信號初值序號序號CiBiAi100020013010440115100610171108111表10-8位補碼加/減法運算器仿真波形輸入信號初值序號序號A（十進(jìn)制）B（十進(jìn)制）M（01信號）S（二進(jìn)制）溢出1020000010100024020000111100038020001100100041202001000110015101010000000006501010010100007801010100011008110101011001000（3）仿真結(jié)果的分析在EDA工具軟件（QuartusII2.0或以上版本）中，新建仿真波形文件，按表所示的輸入信號的初值進(jìn)行設(shè)定后，進(jìn)行仿真。閱讀仿真波形，對照電路功能，進(jìn)行分析并給出結(jié)論。五、實驗電路圖根據(jù)電路原理圖，實驗時在QuartusII2.0環(huán)境里繪制的實驗電路如下圖所示。圖3-一位全加器（FA）圖4-8位補碼加/減法運算器圖5-8位運算器通路電路六、仿真調(diào)試的過程、仿真結(jié)果的分析和仿真測試的結(jié)論在QuartusII2.0中新建仿真波形文件，如下圖6示。圖6-一位全加器（FA）仿真結(jié)果分析圖所示的仿真波形，可得到下表所示的實驗結(jié)果。表11-一位全加器（FA）電路仿真實驗結(jié)果輸入輸出周期時間CiBiAiSiCj10-800ns000002800ns-1.6μs0011031.6μs-2.4μs0101042.4μs-3.2μs0110153.2μs-4.0μs1001064.0μs-4.8μs1010174.8μs-5.6μs1100185.6μs-6.4μs11111將表9與表11相對照，可知一位全加器FA正確。在QuartusII2.0中新建仿真波形文件，如下圖7所示。圖7-8位補碼加/減法運算器仿真結(jié)果分析圖所示的仿真波形，可得到下表所示的實驗結(jié)果表12-八位補碼加/減法器電路仿真實驗結(jié)果輸入輸出周期時間ABMSOVER1~5ns002000001010002~10ns540200001111000310~15ns80200011001000415~20ns120200100011001520~25ns10101000000000625~30ns501010100011007~35n30s80101011001000835~40ns110101000001000表記錄的實驗結(jié)果與上面計算數(shù)據(jù)中要求的值一致。經(jīng)分析比較可知，本次實驗設(shè)計的電路實現(xiàn)了八位補碼加/減法器的功能。8位運算器通路電路(1)首先對建立好的通路進(jìn)行仿真波形圖測試，測試結(jié)果如圖8所示。并檢查數(shù)據(jù)是否一致圖8-8位運算器通路電路仿真結(jié)果檢查圖8，可知輸入IN與輸出BUS一致，數(shù)據(jù)一致(2)給DR1存入55H，檢查數(shù)據(jù)是否存入，請說明檢查方法。檢查方法：在DR1中存入55H，同時在DR2中存入00H，檢測總線輸出的數(shù)即為存入的數(shù)據(jù)，波形圖如下圖9：圖9表13-時序關(guān)系圖序序號nsw-busnR0-busLDR0LDR1LDR2ControlNalu-BusIN[7..0]BUS[7..0]1100上升沿000155H55H2100上升沿00100HZZH300上升沿000100H00H41000上升沿0155HZZH5100000055H55H(3)給DR2存入AAH，檢查數(shù)據(jù)是否存入，請說明檢查方法。和檢測DR1相同，如圖10圖10表14-時序關(guān)系圖序序號nsw-busnR0-busLDR0LDR1LDR2ControlNalu-BusIN[7..0]BUS[7..0]100上升沿000100H00H2100上升沿00100HZZH300上升沿0001AAHAAH41000上升沿01AAHZZH51000000AAHAAH(4)完成加法運算，求55H+AAH，檢查運算結(jié)果是否正確，請說明檢查方法。波形圖如下：圖11表15-時序關(guān)系圖序序號nsw-busnR0-busLDR0LDR1LDR2ControlNalu-BusIN[7..0]BUS[7..0]100上升沿000155H00H2100上升沿00100H00H300上升沿000100H00H41000上升沿01AAH00H55100000000HFFH(5)完成減法運算，分別求55H-AAH和AAH-55H，檢查運算結(jié)果是否正確，請說明檢查方法。55H-AAH波形圖如下：表16-時序關(guān)系圖序序號nsw-busnR0-busLDR0LDR1LDR2ControlNalu-BusIN[7..0]BUS[7..0]100上升沿001155H00H2100上升沿01100H00H300上升001100H00H沿沿41000上升沿11AAH00H5100001000HABHAAH-55H波形圖如下：表17-時序關(guān)系圖序序號nsw-busnR0-busLDR0LDR1LDR2ControlNalu-BusIN[7..0]BUS[7..0]100上升沿001155H00H2100上升沿01100H00H3300上升沿001100H00H41000上升沿11AAH00H5100001000H55H(6)求12H+34H-56H，將結(jié)果存入寄存器R0，檢查運算結(jié)果是否正確，同時檢查數(shù)據(jù)是否存入，請說明檢查方法。①計算結(jié)果：12H+34H-56H波形圖如下：表1