微處理器總線時序和系統(tǒng)總線

微處理器總線時序和系統(tǒng)總線第一頁，共六十七頁，2022年，8月28日本章講綱5.1基本概念5.28086的引腳功能及操作時序5.3總線技術第二頁，共六十七頁，2022年，8月28日第一節(jié)基本概念一、主頻、外頻和倍頻系數(shù)二、T狀態(tài)三、總線周期四、指令周期五、時序六、時序圖第三頁，共六十七頁，2022年，8月28日第一節(jié)基本概念一、主頻、外頻和倍頻系數(shù)1、時鐘(1)時鐘信號是按一定的電壓幅度，按一定的時間間隔發(fā)出的脈沖信號；(2)時鐘信號是CPU的所有操作的基準。即CPU的所有操作均具有嚴格的定時和先后關系；2、CPU的主頻：CPU內部的工作頻率；3、外頻/系統(tǒng)頻率：CPU的外部總線的工作頻率；4、倍頻系數(shù)：CPU主頻與外頻的比例系數(shù)；第四頁，共六十七頁，2022年，8月28日第一節(jié)基本概念5、外頻的性能指標頻率：單位時間內脈沖的個數(shù)；周期：一個完整脈沖所占用的時間；占空比：高電平在脈沖周期內所占的比例；

8086的工作頻率為4.77M，占空比為1：3T第五頁，共六十七頁，2022年，8月28日第一節(jié)基本概念二、T狀態(tài)相鄰兩個時鐘脈沖之間的時間間隔稱為一個T周期或T狀態(tài)；每個T狀態(tài)包含：下降沿、上升沿、高電平、低電平T第六頁，共六十七頁，2022年，8月28日第一節(jié)基本概念三、總線周期1、CPU可以通過總線完成對存儲器、IO口的操作，這些操作稱為總線操作；2、總線周期：執(zhí)行一次總線操作所需要的時間；

讀取存儲器操作 存儲器讀周期 寫存儲器操作 存儲器寫周期 讀IO端口操作 IO端口讀周期 寫IO端口操作 IO端口寫周期 中斷響應操作 中斷響應周期第七頁，共六十七頁，2022年，8月28日第一節(jié)基本概念三、總線周期3、基本總線周期

8086的一個基本總線周期包含4個T周期（狀態(tài)），在每個T周期內，CPU會做不同的操作；

總線周期T1T2T3T4CLK第八頁，共六十七頁，2022年，8月28日第一節(jié)基本概念四、指令周期1、執(zhí)行一條指令所需要的時間稱為指令周期；2、執(zhí)行指令所需要的時間由以下部分組成： 取指令、執(zhí)行指令、取操作數(shù)、存操作數(shù)；3、指令周期可以由執(zhí)行指令所需要的T周期來表示；4、由于指令類型或操作數(shù)不同，指令周期也不同例： MOVBX，AX 7個T周期

MULBL 70-77個T周期

MOV[BX]，AX 14個T周期第九頁，共六十七頁，2022年，8月28日第一節(jié)基本概念四、指令周期5、在一個指令周期內，可能會包含若干個總線周期；例： 分析ADD[BX]，AX的執(zhí)行過程 取指令： 存儲器讀周期 取[DS:BX]內容：存儲器讀周期 寫結果： 存儲器寫周期6、8086內部由于總線接口部件和執(zhí)行單元分開，在某些情況下可以不考慮取指令時間；第十頁，共六十七頁，2022年，8月28日第一節(jié)基本概念五、時序和時序圖為了實現(xiàn)某個操作，芯片在時鐘的統(tǒng)一控制下，按一定的時間先后順序發(fā)出響應的控制信號，這個時間順序就是時序；描述某一操作過程中，芯片/總線上有關引腳信號隨時間發(fā)生變化的關系圖，即時序圖。時序圖以時鐘脈沖信號作為橫坐標軸，表示時間順序；縱軸上是有關操作的引腳信號隨時間發(fā)生變化的情況，時序圖中左邊出現(xiàn)的事件發(fā)生在右邊之前。第十一頁，共六十七頁，2022年，8月28日第一節(jié)基本概念時間有關引腳信號T1T2T3T4A19~A0D7~D0ALECLKMEMR例：IBMPC/XT總線上存儲器讀周期時序第十二頁，共六十七頁，2022年，8月28日第一節(jié)基本概念五、時序和時序圖在理解時序圖時需注意以下幾點：1、各個信號的意義；2、所關心信號的起始時刻、結束時刻；3、時序圖中的標注；5、對控制時鐘信號的邊沿對齊情況；第十三頁，共六十七頁，2022年，8月28日第一節(jié)基本概念小結：1、CPU實際是一個比較復雜的時序邏輯電路；2、各種周期的關系時鐘信號（T周期）基本總線周期指令周期CPU完成操作的步驟時序、時序圖接口電路的設計第十四頁，共六十七頁，2022年，8月28日第二節(jié)8086的引腳功能及操作時序

一、8086的引腳功能及工作模式 二、8086的基本操作時序第十五頁，共六十七頁，2022年，8月28日第二節(jié)8086的引腳功能及操作時序一、8086的引腳功能及工作模式1、引腳功能40腳雙列直插；提供兩種工作模式；不同工作模式下，第24-31腳信號不同；8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCA15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDRQ/GT0(HOLD)RQ/GT1(HLDA)LOCK(WR)S2(IO/M)S1(DT/R)S0(DEN)QS0(ALE)QS1(INTA)TESTREADYRESET第十六頁，共六十七頁，2022年，8月28日VCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESET8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最小組態(tài)1.電源、時鐘和工作模式選擇

Vcc接+5VCLK接4.77MHz2個GND接地MN/MX接+5V2.訪問I/O端口、存儲器的控制信號

IO/M選擇I/O或存儲器操作

RD讀操作控制

WR寫操作控制3.地址/數(shù)據(jù)、地址/狀態(tài)復用信號AD7~AD0地址/數(shù)據(jù)復用信號A15~A8 地址線A19~A16/S6~S3地址/狀態(tài)復用信號S6=0，S5=IF，S4、S3當前使用段寄存器

00-ES，01-SS，10-CS/未用，11-DS4.地址鎖存允許信號ALE8088在最小模式下的引腳和功能:

第十七頁，共六十七頁，2022年，8月28日VCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESET8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最小組態(tài)5.數(shù)據(jù)允許DEN、數(shù)據(jù)傳送方向DT/R6.

可屏蔽中斷請求INTR

中斷響應INTA7.

非屏蔽中斷請求NMI8.

總線保持請求HOLD

總線保持響應HLDA第十八頁，共六十七頁，2022年，8月28日準備就緒信號READY

被訪問的M/IO設備準備就緒10.檢測信號TEST11.系統(tǒng)狀態(tài)信號SSO與IO/M、DT/R組合反映當前總線執(zhí)行的是什么操作12.復位信號RESET高電平

結束CPU當前操作，內部寄存器恢復初始狀態(tài)CS=FFFFh,其它為0

指令隊列空VCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESET8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最小組態(tài)第十九頁，共六十七頁，2022年，8月28日第二節(jié)8086的引腳功能及操作時序2、最小組態(tài)和最大組態(tài)使用8086構成系統(tǒng)時，根據(jù)系統(tǒng)所連接的存儲器和外設規(guī)模的不同，分為兩種最大組態(tài)和最小組態(tài)；8086處于的工作模式由第33腳輸入電平決定；第二十頁，共六十七頁，2022年，8月28日第二節(jié)8086的引腳功能及操作時序2、最小組態(tài)和最大系統(tǒng)最小組態(tài)系統(tǒng)規(guī)模較小，只含有8086；最小系統(tǒng)中控制總線直接由8086提供，總線控制邏輯最簡；

數(shù)據(jù)總線：AD復用信號經總線收發(fā)器緩沖后提供；

地址總線：利用2-3片鎖存器，AD復用信號在ALE配合下鎖存得到；

控制總線：8086直接發(fā)出；第二十一頁，共六十七頁，2022年，8月28日第二節(jié)8086的引腳功能及操作時序最小組態(tài)下總線周期的確定IO/MDT/RSSO含義000中斷響應001讀I/O端口010寫IO端口011Halt100取指令101讀存儲器110寫存儲器111無源第二十二頁，共六十七頁，2022年，8月28日8086最小系統(tǒng)組態(tài)示意圖第二十三頁，共六十七頁，2022年，8月28日

8286

（8位雙向三態(tài)總線驅動器）引腳圖真值表第二十四頁，共六十七頁，2022年，8月28日 8282

（8下降沿鎖存/三態(tài)器）引腳圖真值表第二十五頁，共六十七頁，2022年，8月28日第二節(jié)8086的引腳功能及操作時序2、最小組態(tài)和最大系統(tǒng)最大組態(tài)系統(tǒng)規(guī)模較大，所連接的設備很多；最大系統(tǒng)中控制總線由8288提供；

數(shù)據(jù)總線：AD復用信號經總線收發(fā)器緩沖后提供；

地址總線：利用2-3片鎖存器，AD復用信號在8288所產生的ALE配合下鎖存得到；

控制總線：8086的S0-S3經8288譯碼后發(fā)出；第二十六頁，共六十七頁，2022年，8月28日第二節(jié)8086的引腳功能及操作時序最大組態(tài)下S0-S3與總線周期關系S2S1S0含義000中斷響應001讀I/O端口010寫IO端口011Halt100取指令101讀存儲器110寫存儲器111無源第二十七頁，共六十七頁，2022年，8月28日8086最大系統(tǒng)組態(tài)示意圖第二十八頁，共六十七頁，2022年，8月28日第二節(jié)8086的引腳功能及操作時序二、8086的基本操作時序（最大組態(tài)）基礎：認識8086的5種T狀態(tài)：

T1：操作準備

T2，T3：執(zhí)行操作

T4：過渡，準備下一次操作

Tw：等待第二十九頁，共六十七頁，2022年，8月28日第二節(jié)8086的引腳功能及操作時序二、8086的基本操作時序（最大組態(tài)）1、存儲器讀寫周期

T1：20位地址信息

S0-S2被8288譯碼后，發(fā)出：

ALE信號，DT/R信號（讀低寫高）

T2：AD0-AD15切換為數(shù)據(jù)輸入/輸出，8288使通MRDC(讀)或AMWC(寫)有效，并使DEN有效；

T3：采樣READY，如果有效，進入T4，結束操作，無效則等待READY；

T4：過渡，準備下一次操作；第三十頁，共六十七頁，2022年，8月28日8086的存儲器讀操作（最大組態(tài)）時序第三十一頁，共六十七頁，2022年，8月28日超前讀信號8086的存儲器寫操作（最大組態(tài)）時序第三十二頁，共六十七頁，2022年，8月28日第二節(jié)8086的引腳功能及操作時序二、8086的基本操作時序（最大組態(tài)）2、IO讀寫時序在IBMPC機中，基本的IO口操作包含T1,T2,T3,Tw,T4;過程：T1：發(fā)出16位地址信息，A19-A16為0，同時S0-S2輸出；T2：發(fā)出相應的門控信號；T3：外設輸出WAIT信號，8086采樣到WAIT；Tw：繼續(xù)采樣WAIT信號；T4：結束IO讀寫周期；第三十三頁，共六十七頁，2022年，8月28日8086的IO口讀寫操作時序第三十四頁，共六十七頁，2022年，8月28日第二節(jié)8086的引腳功能及操作時序二、8086的基本操作時序（最大組態(tài)）3、空轉周期CPU不執(zhí)行機器周期時，BIU執(zhí)行空轉周期；在空轉周期中：CPU執(zhí)行一系列T1狀態(tài)；如果上一個周期為寫周期，則AD0-AD15仍然輸出上一次需要寫入的數(shù)據(jù)；第三十五頁，共六十七頁，2022年，8月28日第二節(jié)8086的引腳功能及操作時序二、8086的基本操作時序（最大組態(tài)）4、中斷響應時序CPU在最后一個T狀態(tài)對INTR和NMI采樣，如果發(fā)現(xiàn)中斷請求，并IF有效，則終止取指令，進入中斷響應；8086對中斷的響應過程包含兩個機器周期：機器周期1：AD15-AD0高阻，并發(fā)出INTA應答信號；機器周期2：再次發(fā)出INTA信號，并通過DB讀入中斷向量類型；20061114第三十六頁，共六十七頁，2022年，8月28日8086的中斷響應時序第三十七頁，共六十七頁，2022年，8月28日第二節(jié)8086的引腳功能及操作時序二、8086的基本操作時序（最大組態(tài)）5、系統(tǒng)復位8086在RESET引腳采樣到一個上升沿，則進入系統(tǒng)復位；對上升沿敏感第三十八頁，共六十七頁，2022年，8月28日標志位IPCS,DS,ES,SS指令隊列清零FFFFH0000H清空AD總線控制線ALE、INTA高阻先有效一個T然后浮空0000H內部寄存器外部引腳8086復位后，內部各寄存器及引腳的狀態(tài)：第三十九頁，共六十七頁，2022年，8月28日第二節(jié)8086的引腳功能及操作時序二、8086的基本操作時序（最大組態(tài)）6、總線保持時序 系統(tǒng)中其他設備需要使用總線，則會向CPU發(fā)出總線請求信號，CPU在T1或T4采樣到HOLD信號后，進入總線保持時序；第四十頁，共六十七頁，2022年，8月28日第三節(jié)總線技術一、總線概述1、總線的概念及分類2、總線的操作過程3、總線的數(shù)據(jù)傳送方式二、標準總線1、PC總線2、ISA總線3、PCI總線第四十一頁，共六十七頁，2022年，8月28日第三節(jié)總線技術

一、總線概述1、總線的概念及分類總線：連接多個功能模塊的一組公共的信號線；總線的分類片內總線：芯片內部；片總線/元件級總線：各個芯片間的連接，作用范圍有限；內總線：系統(tǒng)總線，各個模塊間的數(shù)據(jù)交換；外總線：系統(tǒng)間的連接，相對其他幾種總線，其作用范圍較遠；第四十二頁，共六十七頁，2022年，8月28日第三節(jié)總線技術

一、總線概述CPU的AB、DB、CB等標準總線，PC、ISA、PCI等顯卡、聲卡等RS232、USB等第四十三頁，共六十七頁，2022年，8月28日第三節(jié)總線技術

一、總線概述1、總線的概念及分類總線標準的內容物理特性：物理連接方式；功能特性：各個信號線的功能；電氣特性：各個信號線的傳送方向及電平；時間特性：實現(xiàn)基本操作過程中的各個信號線的時序關系；總線信號類型 地址線、數(shù)據(jù)線、控制線、電源線、備用線第四十四頁，共六十七頁，2022年，8月28日第三節(jié)總線技術

一、總線概述2、總線的操作過程系統(tǒng)總線中的主控模塊和從屬模塊

主控模塊：具有總線控制能力的模塊；

從屬模塊：沒有總線控制能力，其通過對總線相應信號譯碼所得結果，接受并執(zhí)行總線命令；總線操作的一般過程申請總線：需使用總線的主控模塊提出總線使用請求；尋址：發(fā)出需要訪問的從屬模塊地址及命令；數(shù)據(jù)傳送：發(fā)起端與被訪問端數(shù)據(jù)交換；結束操作：撤銷當前所有信號，放棄對總線控制；第四十五頁，共六十七頁，2022年，8月28日第三節(jié)總線技術

一、總線概述3、總線的數(shù)據(jù)傳送方式同步傳輸數(shù)據(jù)傳輸?shù)拿總€步驟均有嚴格的定時關系；這種傳送方式需要一個統(tǒng)一的同步時鐘信號對所有參與通信的模塊的操作進行同步；優(yōu)點：傳送動作簡單，速度高；缺點：當系統(tǒng)中存在一個慢速設備時，整個系統(tǒng)的操作均變慢；第四十六頁，共六十七頁，2022年，8月28日第三節(jié)總線技術

一、總線概述3、總線的數(shù)據(jù)傳送方式異步傳輸：常采用“請求-應答”方式；典型“請求-應答”方式讀典型“請求-應答”方式寫主機發(fā)出從機發(fā)出從機發(fā)出主機發(fā)出第四十七頁，共六十七頁，2022年，8月28日第三節(jié)總線技術

一、總線概述3、總線的數(shù)據(jù)傳送方式異步傳輸

異步傳輸數(shù)據(jù)的特點：請求、應答信號互鎖，發(fā)起端負責請求信號的管理，接收端負責應答信號的管理；數(shù)據(jù)交換的速度由主控模塊和從屬模塊的速度共同決定；由于每個數(shù)據(jù)交換需要請求、響應、撤銷請求、撤銷響應幾個階段，所以效率不高；第四十八頁，共六十七頁，2022年，8月28日第三節(jié)總線技術

一、總線概述3、總線的數(shù)據(jù)傳送方式半同步傳輸數(shù)據(jù)傳送有預先假設的定時關系，從屬模塊可以控制主控模塊的操作時序；半同步方式為前兩種方式的折衷，通過從屬設備參與數(shù)據(jù)交換時序的方式，提高系統(tǒng)效率；此方式一般需要額外的電路產生READY信號；附：IBMPC/XT機系統(tǒng)結構介紹第四十九頁，共六十七頁，2022年，8月28日IBMPC/XT機系統(tǒng)結構示意圖第五十頁，共六十七頁，2022年，8月28日第三節(jié)總線技術

二、標準總線1、PC總線共62條引線地址線：A0-A20，20根數(shù)據(jù)線：D0-D7，8根控制線：21根總線控制器8288發(fā)出的信號：

ALE、MEMR、MEMW、IOR、IOW

外設向8259發(fā)出的信號：

IRQ2-IRQ7IBMPC/XT總線插槽引腳信號GNDRESET+5VIRQ2-5VDRQ2-12V+12VGNDMEMWMEMRIOWIORDACK3DRQ3DACK1DRQ1DACK0CLOCKIRQ7IRQ6IRQ5IRQ4IRQ3DACK2T/CALE+5VOSCGNDI/OCHCKD7D6D5D4D3D2D1D0I/OCHRDYAENA19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0

第五十一頁，共六十七頁，2022年，8月28日1、PC總線控制線：21根

與DMAC相關的信號：

AEN:地址允許信號，由DMAC發(fā)出，為1時DMAC控制總線；

DRQ1-DRQ3：通道1-3DMA請求；

DACK0-DACK3：通道0-3DMA響應；

T/C：計數(shù)結束信號；

RESET：系統(tǒng)復位，輸出IBMPC/XT總線插槽引腳信號GNDRESET

+5VIRQ2-5VDRQ2-12V+12VGNDMEMWMEMRIOWIORDACK3DRQ3DACK1DRQ1DACK0CLOCKIRQ7IRQ6IRQ5IRQ4IRQ3DACK2T/CALE+5VOSCGNDI/OCHCKD7D6D5D4D3D2D1D0I/OCHRDYAENA19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0

第三節(jié)總線技術

二、標準總線第五十二頁，共六十七頁，2022年，8月28日1、PC總線電源線及其他：OSC、CLK、5V、12V、GND狀態(tài)線：I/OCHCK：通道檢查，低表示插件存儲器出錯；I/OCHRDY：準備好信號，請求CPU插入等待脈沖；CARDSLCTD：告知系統(tǒng)插件板已插入，由PCB建立；IBMPC/XT總線插槽引腳信號GNDRESET+5VIRQ2-5VDRQ2-12V+12VGNDMEMWMEMRIOWIORDACK3DRQ3DACK1DRQ1DACK0CLOCKIRQ7IRQ6IRQ5IRQ4IRQ3DACK2T/CALE+5VOSCGNDI/OCHCKD7D6D5D4D3D2D1D0I/OCHRDYAENA19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0

第三節(jié)總線技術

二、標準總線第五十三頁，共六十七頁，2022年，8月28日2、ISA(IndustryStandardArchitecture)總線ISA總線標準是在PC總線標準基礎上發(fā)展而來的；物理標準上：將ISA插槽分為兩段，一段為62腳，與PC總線一致，一段為36腳，可視為PC總線的擴展；所增加的信號線均位于36腳插槽上，尋址能力達到了16M，數(shù)據(jù)寬度可達16位；在與PC總線兼容的基礎上，改變了一些PC總線信號意義；第三節(jié)總線技術

二、標準總線第五十四頁，共六十七頁，2022年，8月28日2、ISA總線擴展部分信號定義：LA17-LA23：非鎖存的A17-A23；SD08-SD15：高8位數(shù)據(jù)信號線；IRQ10-IRQ15：中斷請求輸入；DRQ0,5,6,7：DMA請求輸入；DACK0,5,6,7:DMA請求應答信號；MEMCS16:16位存儲器周期指示；I/OCS16：16位片選IO周期指示；MASTER:總線占用指示；第三節(jié)總線技術

二、標準總線第五十五頁，共六十七頁，2022年，8月28日PC總線和ISA總線小結PC總線和ISA總線均比較簡單，其所有信號均來自于CPU或相應的控制器；這兩種總線的基本操作時序與CPU的操作時序一致；第五十六頁，共六十七頁，2022年，8月28日第三節(jié)總線技術

二、標準總線3、PCI(PeripheralComponentInterconnection)總線參考書：PCI局部總線及其應用李貴山西安電子科大

PCI系統(tǒng)結構(第四版)TomShanley電子工業(yè)(1)PCI總線協(xié)議的形成IBMPCISAMCAEISAPCI(2)PCI系統(tǒng)結構Host/PCI橋(北橋)：處理器總線到基礎PCI局部總線PCI/ISA橋(南橋)：連接基礎PCI局部總線到ISA/EISA總線，通常含中斷控制器、IDE、USB、DMA控制器；基礎PCI局部總線或PCI卡上，可以嵌入多個PCI-PCI橋第五十七頁，共六十七頁，2022年，8月28日PCI系統(tǒng)結構第五十八頁，共六十七頁，2022年，8月28日第三節(jié)總線技術

二、標準總線(3)PCI總線特點獨立于處理器每個PCI局部總線支持80個PCI功能：典型PCI支持10個電氣負載，每個設備對PCI均為一負載，所以一個設備可包括8個PCI功能；支持多達256個PCI局部總線低功耗全部讀寫傳送中可實現(xiàn)突發(fā)傳送2.0版PCI的局部總線速度達33MHz，2.1版支持66MHz64位總線帶寬，64位擴展完全定義第五十九頁，共六十七頁，2022年，8月28日第三節(jié)總線技術

二、標準總線(3)PCI總線特點(續(xù)1)訪問速度快，在PCI局部總線上的主設備寫PCI目標設備時，在33MHz情況下，訪問時間只需要60ns；并行總線操作：橋支持總線的并行操作，處理器總線、PCI局部總線和擴展總線可并行使用；總線主設備支持:允許PCI主設備對同一級PCI局部總線或通過PCI-PCI橋與擴展總線橋訪問主存儲器和擴展設備，也可以使主設備訪問駐留于總線級別低的另一個PCI局部總線的目標設備；隱式總線仲裁：仲裁可以在數(shù)據(jù)傳送過程中發(fā)生；引腳數(shù)目少，一個PCI功能目標只是47個引腳，主設備只需要49個引腳；第六十頁，共六十七頁，2022年，8月28日第三節(jié)總線技術

二、標準總線(3)PCI總線特點(續(xù)2)交易完整性效驗。地址、命令、數(shù)據(jù)均有奇偶效驗；3類獨立的地址空間：存儲器、IO口和配置地址空間；自動配置，支持自動設備檢測與配置；軟件透明：與PCI設備或面向同類設備通信時，軟件驅動程序使用相同的命令集和狀態(tài)定義；插入卡及插入卡的尺寸：總線規(guī)范包括PCI連接器和插入卡的定義；第六十一頁，共六十七頁，2022年，8月28日第三節(jié)總線技術

二、標準總線(4)關于PCI設備與功能典型的PCI設備包括已容納如IC封裝內或集成于PCI擴展卡上的一套完整的周邊適配器，如網(wǎng)絡、顯示或SCSI適配器；每個符合PCI規(guī)范的設備(嵌入式