第五講靜態(tài)CMOS組合邏輯

第五講靜態(tài)CMOS組合邏輯電路天津大學(xué)電信學(xué)院電子科學(xué)與技術(shù)系史再峰TJU.ASICCenter---ArnoldShi引言:組合電路與時序電路組合邏輯電路InOUT組合邏輯電路InOUT狀態(tài)TJU.ASICCenter---ArnoldShi靜態(tài)CMOS電路在每一時間（除切換期間）每個門的輸出總是通過低阻連至VDD或Vss；穩(wěn)定狀態(tài)時，門的輸出值總是由電路所實現(xiàn)的布爾函數(shù)決定；不同于動態(tài)電路：動態(tài)電路把信號值暫時存放在高阻抗電路節(jié)點電容上動態(tài)電路形成的門結(jié)構(gòu)簡單，速度快，但對噪聲更加敏感，設(shè)計工作比較復(fù)雜TJU.ASICCenter---ArnoldShi上拉和下拉網(wǎng)絡(luò)VDDF(In1,In2,…InN)In1In2InNIn1In2InNPUNPDNPUN與PDN是對偶的網(wǎng)絡(luò)結(jié)構(gòu)……PMOStransistorsonlypull-up:在VDD

和F之間提供一條通路F(In1,In2,…InN)=1NMOStransistorsonlypull-down:在F和GND之間提供一條通路F(In1,In2,…InN)=0TJU.ASICCenter---ArnoldShi關(guān)于PDN和PUN探討一個MOS管可以看作由柵信號控制的開關(guān)PDN由NMOS構(gòu)成；PUN由PMOS構(gòu)成。因為NMOS產(chǎn)生“強(qiáng)0”而PMOS器件產(chǎn)生“強(qiáng)1”NMOS串聯(lián)相當(dāng)于“與”邏輯，PMOS串聯(lián)相當(dāng)于“或”邏輯；NMOS并聯(lián)相當(dāng)于“或”邏輯，PMOS并聯(lián)相當(dāng)于“與”邏輯根據(jù)DeMorgan定理，一個互補(bǔ)的CMOS結(jié)構(gòu)的上拉網(wǎng)絡(luò)和下拉網(wǎng)絡(luò)構(gòu)成對偶結(jié)構(gòu)（dualnetworks）互補(bǔ)的門本質(zhì)上是反相的，只能實現(xiàn)NAND、NOR、XNOR、NOT等功能，用單獨一級實現(xiàn)非反相的布爾函數(shù)是不行的實現(xiàn)一個具有N個輸入的邏輯門需要2N個晶體管TJU.ASICCenter---ArnoldShi閾值損失VDDVDD

0PDN0VDDCLCLPUNVDD0VDD-VTnCLVDDVDDVDD

|VTp|CLSDSDVGSSSDDVGSTJU.ASICCenter---ArnoldShi構(gòu)成PDNNMOS串聯(lián)形成NAND功能NMOS并聯(lián)形成NOR功能ABA?BABA+BTJU.ASICCenter---ArnoldShiCMOSNANDABA?BABABF001011101110ABTJU.ASICCenter---ArnoldShiCMOSNORABF001010100110A+BABABABTJU.ASICCenter---ArnoldShi互補(bǔ)CMOS復(fù)合門OUT=!(D+A?(B+C))DABCDABCTJU.ASICCenter---ArnoldShi標(biāo)準(zhǔn)單元的版圖設(shè)計理念1980s信號布線通道VDDGND這個版圖實現(xiàn)什么邏輯功能？TJU.ASICCenter---ArnoldShi標(biāo)準(zhǔn)單元設(shè)計-1990sM2沒有布線通道VDDGNDM3VDDGNDMirroredCellMirroredCellTJU.ASICCenter---ArnoldShiStandardCellsAOutVDDGNDB2-inputNANDgateTJU.ASICCenter---ArnoldShi復(fù)合門的版圖設(shè)計用棍棒圖（StickDiagrams）表示，不含具體尺寸，只代表晶體管的相對位置TJU.ASICCenter---ArnoldShiOAI21LogicGraphCABX=!(C?(A+B))BACijjVDDXXiGNDABCPUNPDNABCTJU.ASICCenter---ArnoldShiOAI21的兩種棍棒圖ABCXVDDGNDXCABVDDGND此版圖具有連續(xù)的擴(kuò)散區(qū)TJU.ASICCenter---ArnoldShi一致的Euler路徑j(luò)VDDXXiGNDABCABC為了形成一條連續(xù)的擴(kuò)散區(qū)，必須能順序地訪問每一個晶體管，即一個器件的漏區(qū)同時是下一個器件的源區(qū).即在電路中必須存在一條Euler路徑Euler路徑定義為通過途中所有節(jié)點并且只經(jīng)過每一條邊一次的路徑為了在

PUN和PDN網(wǎng)絡(luò)中柵的順序相同，其Euler路徑必須是一致的，即經(jīng)過各晶體管順序一致。TJU.ASICCenter---ArnoldShiEuler路徑的識別(一)對于X=!(AB+CD)邏輯,首先畫出電路圖BADX=!(AB+CD)ADBCCVDDGNDmpqTJU.ASICCenter---ArnoldShiEuler路徑的識別(二)對于X=!(AB+CD)邏輯,首先畫出電路圖然后根據(jù)電路圖,PDN的邏輯圖,標(biāo)出各節(jié)點,用頂點代表網(wǎng)絡(luò)節(jié)點,用邊代表晶體管,每一條邊用相應(yīng)的晶體管的信號來命名;把PUN旋轉(zhuǎn)90度,使與PDN形成對偶關(guān)系并重疊在一起,標(biāo)出各節(jié)點GNDABCDXpqVDDXmTJU.ASICCenter---ArnoldShiEuler路徑的識別(三)識別PDN的Euler路徑，得到晶體管邊的順序按照相同的晶體管邊的順序，識別PUN的Euler路徑，如果能找到相同的順序，則版圖可以用平行柵結(jié)構(gòu)來實現(xiàn)Euler路徑不是唯一的，可以有許多不同的解GNDABCDXpqXmVDDPDN的Euler順序是ABCD，并且頂點的順序是GND->p->X->q->GND可以按一致的Euler順序ABCD描出PUN，頂點順序是m->X->m->VDD->mTJU.ASICCenter---ArnoldShi根據(jù)Euler路徑畫出版圖根據(jù)Euler順序確定柵的排列順序ABCD,畫出4條平行柵，畫出電源VDD和GND，畫出P擴(kuò)散區(qū)和N擴(kuò)散區(qū)根據(jù)節(jié)點順序，用金屬導(dǎo)線連接起各擴(kuò)散區(qū)XABCDVDDGNDPDN順序:GND-(A)->p-(B)->

X-(C)->

q-(D)->

GNDPUN順序:m-(A)->X-(B)->m-(C)->VDD-(D)->mTJU.ASICCenter---ArnoldShi練習(xí):OAI22Euler路徑CABX=!((A+B)?(C+D))BADCDVDDXXGNDABCPUNPDNDABCDTJU.ASICCenter---ArnoldShiOAI22的版圖BADVDDGNDCX有時候,某些表達(dá)式?jīng)]有一致的Euler路徑,比如:x=!(a+bc+de)但是x=!(bc+a+de)可以有一致的Euler路徑TJU.ASICCenter---ArnoldShiXNOR/XOR的實現(xiàn)ABABABABXNORXORABABABAB嘗試用stick示意圖畫一下版圖的實現(xiàn)結(jié)構(gòu)每一種結(jié)構(gòu)需要幾個晶體管?TJU.ASICCenter---ArnoldShi靜態(tài)CMOS的開關(guān)模型AReqARpARpARnCLACLBRnARpBRpARnCintBRpARpARnBRnCLCintNAND2INVNOR2TJU.ASICCenter---ArnoldShi復(fù)合門的VTC特性:與輸入有關(guān)ABF=A?BABM1M2M3M4CintVGS1=VBVGS2=VA–VDS10.5/0.25NMOS0.75/0.25PMOS由于體效應(yīng)的關(guān)系,M2比M1的閾值電壓高VTn2=VTn0+((|2F|+Vint)-|2F|)VTn1=VTn0DDSSweakerPUNTJU.ASICCenter---ArnoldShi輸入對延時的影響低至高過渡兩個輸入均變?yōu)榈蜁r延時為0.69*Rp/2*CL個輸入變?yōu)榈蜁r延時為0.69*Rp*CL高至低過渡兩個輸入同時變?yōu)楦哐訒r為0.69*2Rn*CLCLBRnARpBRpARnCintTJU.ASICCenter---ArnoldShi電路仿真的結(jié)果A=B=10A=1,B=10A=10,B=1time[ps]Voltage(V)輸入模式Delay(PSec)A=B=0167A=1,B=0164A=01,B=161A=B=1045A=1,B=1080A=10,B=181NMOS=0.5m/0.25mPMOS=0.75m/0.25mCL=100fFTJU.ASICCenter---ArnoldShi確定晶體管尺寸（TransistorSizing）

CLBRnARpBRpARnCintBRpARpARnBRnCLCint22221144因為PMOS器件的遷移率比NMOS遷移率低，所以盡可能避免PMOS器件堆疊，實現(xiàn)一般邏輯時，利用NAND比NOR實現(xiàn)更好TJU.ASICCenter---ArnoldShi復(fù)合門晶體管尺寸的計算OUT=D+A?(B+C)DABCDABC122244886366TJU.ASICCenter---ArnoldShi關(guān)于扇入的考慮DCBADCBACLC3C2C1

分布式RC延時模型

(Elmoredelay)tpHL=0.69Reqn(C1+2C2+3C3+4CL)傳播延時在最壞情況下與扇入數(shù)的平方成正比，因此延時迅速加大。接近輸出端處的電容影響較大TJU.ASICCenter---ArnoldShiNAND門的tp是Fan-In的函數(shù)tpLHtp(psec)fan-in扇入數(shù)大于4的時候，延時劇烈增加，因此必須避免tpHLquadraticlineartpTJU.ASICCenter---ArnoldShi幾種門的tp與Fan-Out的關(guān)系tpNOR2tp(psec)等效fan-out所有的門都具有相同的驅(qū)動電流。tpNAND2tpINV斜率與“驅(qū)動強(qiáng)度”有關(guān)TJU.ASICCenter---ArnoldShitpasaFunctionofFan-InandFan-OutFan-in:quadraticduetoincreasingresistanceandcapacitanceFan-out:eachadditionalfan-outgateaddstwogatecapacitancestoCLtp=a1FI+a2FI2+a3FOTJU.ASICCenter---ArnoldShi高速大扇入復(fù)合門的設(shè)計技巧（一）調(diào)整晶體管尺寸只有當(dāng)負(fù)載以fan-out電容為主時，才有效果。逐級加大晶體管尺寸InNCLC3C2C1In1In2In3M1M2M3MNM1>M2>M3>…>MN(距輸出越近，晶體管尺寸越小)大約能減小20%的延時;但版圖設(shè)計時比較困難，有時不得不拉開晶體管的距離，使內(nèi)部電容增加，會抵消掉調(diào)整尺寸所得TJU.ASICCenter---ArnoldShi高速大扇入復(fù)合門的設(shè)計技巧（二）重排晶體管的順序,關(guān)鍵路徑靠近輸出端C2C1In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CLcriticalpathcriticalpathcharged101chargedcharged1延時由CL,C1andC2全部放電時間決定延時僅由CL放電時間決定1101chargeddischargeddischargedTJU.ASICCenter---ArnoldShi高速大扇入復(fù)合門的設(shè)計技巧（三）重構(gòu)邏輯結(jié)構(gòu)F=ABCDEFGHTJU.ASICCenter---ArnoldShi高速大扇入復(fù)合門的設(shè)計技巧（四）在輸出端與負(fù)載之間插入緩沖鏈CLCLTJU.ASICCenter---ArnoldShi高速大扇入復(fù)合門的設(shè)計技巧（四）減小電壓擺幅延時可以線性減小同時能降低功耗但是下一級的門延時會更慢在接收端使用敏感量放大器來恢復(fù)電平（常用于存儲器設(shè)計中）。tpHL

=0.69(3/4(CLVDD)/IDSATn

)=0.69(3/4(CLVswing)/IDSATn

)TJU.ASICCenter---ArnoldShiBufferExampleForgivenN:Ci+1/Ci=Ci/Ci-1TofindN:Ci+1/Ci~4Howtogeneralizethistoanylogicpath?CLInOut12N(inunitsoftinv)TJU.ASICCenter---ArnoldShi邏輯努力(LogicalEffort)tp

–本征延時

g–邏輯努力(kRunitCunit)f–等效扇出，定義為外部負(fù)載與輸入電容的比p_復(fù)合門與反相器的本征延時的比值對反相器而言:ginv=1,pinv=1Divideeverythingbytinv(每一個都按反相器的延時tinv作單位來測量)g=1，自載系數(shù).TJU.ASICCenter---ArnoldShi邏輯門的延時邏輯門延的時:d=h+peffort延時本征延時Effortdelay:h=gflogicaleffort等效扇出Logicaleffort表示一個門與一個反相器提供相同的輸出電流時它所表現(xiàn)的輸入電容比標(biāo)準(zhǔn)反相器尺寸大的程度，與結(jié)構(gòu)和尺寸均有關(guān)等效扇出（electricaleffort）是負(fù)載門的尺寸的函數(shù)TJU.ASICCenter---ArnoldShi部分門的LogicalEffortg=1g=4/3g=5/3TJU.ASICCenter---ArnoldShi部分門的LogicalEffortFromSutherland,SproullTJU.ASICCenter---ArnoldShiLogicalEffortofGates扇出(h)

歸一化的延時(d)t1234567pINVtpNANDF(Fan-in)g=1p=1d=h+1g=4/3p=2d=(4/3)h+2TJU.ASICCenter---ArnoldShiLogicalEffortofGatesTJU.ASICCenter---ArnoldShi邏輯門的分支努力(BranchingEffort)TJU.ASICCenter---ArnoldShi邏輯門的門努力(GateEffort)路徑分支努力B門努力h(Gateeffort)路徑邏輯努力G(pathlogicaleffort)

總路徑努力HTJU.ASICCenter---ArnoldShi多級電路TJU.ASICCenter---ArnoldShi舉例：

8-inputANDTJU.ASICCenter---ArnoldShi邏輯努力的計算方法計算總路徑努力:H=GBF找到最優(yōu)的級數(shù)N~log4F計算每一級的邏輯努力f=F1/N根據(jù)級數(shù)計算每一級的路徑用以下公式計算每一級的扇入和扇出:

Cin=Cout*g/fReference:Sutherland,Sproull,Harris,“LogicalEffort,Morgan-Kaufmann1999.TJU.ASICCenter---ArnoldShiExample:優(yōu)化路徑Effectivefanout,F=G=H=h=a=b=g=1

f=ag=5/3

f=b/ag=5/3

f=c/bg=1

f=5/cTJU.ASICCenter---ArnoldShiExample:優(yōu)化路徑g=1

f=ag=5/3

f=b/ag=5/3

f=c/bg=1

f=5/cEffectivefanout,F=5G=25/9H=125/9=13.9h=1.93a=1.93b=ha/g2=2.23c=hb/g3=5g4/f=2.59TJU.ASICCenter---ArnoldShiExample:OptimizePathEffectivefanout,H=5G=25/9F=125/9=13.9f=1.93a=1.93b=fa/g2=2.23c=fb/g3=5g4/f=2.59g1=1g2=5/3g3=5/3g4=1TJU.ASICCenter---ArnoldShi關(guān)于logicaleffort總結(jié)TJU.ASICCenter---ArnoldShi有比邏輯目的:與互補(bǔ)CMOS相比可以減少器件的數(shù)目TJU.ASICCenter---ArnoldShi有比邏輯VDDVSSPDNIn1In2In3FRLLoadResistive共N個晶體管+負(fù)載?VOH=VDD?VOL

=RPNRPN

+RL?不對稱響應(yīng)?有靜態(tài)功耗??tpL=0.69RLCLTJU.ASICCenter---ArnoldShi有源負(fù)載TJU.ASICCenter---ArnoldShi偽NMOS邏輯較小的面積和（對驅(qū)動器的）負(fù)載效應(yīng)，但有靜態(tài)功耗類似于互補(bǔ)CMOSTJU.ASICCenter---ArnoldShi偽NMOS的VTC0.00.51.01.52.02.50.00.51.01.52.02.53.0Vin[V]Vout

[V]W/Lp=4W/Lp=2W/Lp=1W/Lp=0.25W/Lp=0.5在性能、功耗＋噪聲容限之間綜合考慮TJU.ASICCenter---ArnoldShi偽PMOS邏輯TJU.ASICCenter---ArnoldShi差分級聯(lián)電壓開關(guān)邏輯VDDVSSPDN1OutVDDVSSPDN2OutAABBM1M2DifferentialCascodeVoltageSwitchLogic(DCVSL)TJU.ASICCenter---ArnoldShiDCVSL特點靜態(tài)邏輯：互補(bǔ)NMOS下拉管，交叉連接PMOS上拉管負(fù)載：僅一個PMOS管，具有偽NMOS優(yōu)點差分型：同時要求正反輸入，面積大，但在要求互補(bǔ)輸出或兩個下拉網(wǎng)絡(luò)能共享時比較有利DCVSL比通常的CMOS邏輯慢（因Latch反饋作用有滯后現(xiàn)象，但在特定情況下很快，例如存儲器糾錯邏輯的XOR門）無靜態(tài)功耗，但有較大的翻轉(zhuǎn)過渡（Cross-over）電流TJU.ASICCenter---ArnoldShiDCVSLExampleBAABBBOutOutXOR-NXORgateTJU.ASICCenter---ArnoldShiDCVSL的瞬態(tài)響應(yīng)00.20.40.60.81.0-0.50.51.52.5Time[ns]Voltage[V]ABABA,BA,BTJU.ASICCenter---ArnoldShi傳輸管邏輯傳輸管邏輯實現(xiàn)的AND門，需要較少的晶體管實現(xiàn)給定的功能BBAF

=AB0TJU.ASICCenter---ArnoldShiN型器件充電一個節(jié)點的響應(yīng)00.511.520.01.02.03.0Time[ns]Voltage

[V]xOutInTJU.ASICCenter---ArnoldShiNMOS開關(guān)A=2.5VBC=2.5

VCLA=2.5VC=2.5VBM2M1Mn閾值電壓損失引起下一級邏輯門的靜態(tài)功耗VB并不上拉至2.5V,而是2.5V-VTNNMOS的閾值由于體效應(yīng)而變高TJU.ASICCenter---ArnoldShiNMOS開關(guān)解決方法1:電平恢復(fù)晶體管M2M1MnMrOutABVDDVDDLevelRestorerX優(yōu)點:X處（高）電平恢復(fù)至全擺幅缺點：恢復(fù)晶體管附加了電容，在X處取電流有比（邏輯）問題，關(guān)斷時有競爭TJU.ASICCenter---ArnoldShi電平恢復(fù)晶體管尺寸的確定01002003004005000.01.02.0W/Lr=1.0/0.25W/Lr=1.25/0.25W/Lr=1.50/0.25W/Lr=1.75/0.25Voltage[V]Time[ps]3.0電平恢復(fù)晶體管尺寸的上限注意傳輸晶體管下拉電路可能會有幾個晶體管堆疊在一起TJU.ASICCenter---ArnoldShi辦法2：采用零閾值管消除閾值損失OutVDDVDD2.5VVDD0V2.5V0V傳輸門晶體管的VT=0但要注意漏電電流TJU.AS