大學(xué)計(jì)算機(jī)組成原理 第6章 總線系統(tǒng)

計(jì)算機(jī)組成原理第6章總線系統(tǒng)

課程教學(xué)要求本章內(nèi)容：

6.1總線的概念和結(jié)構(gòu)形態(tài)

6.2總線接口

6.3總線的仲裁

6.4

定時(shí)和數(shù)據(jù)傳送模式

6.5HOST總線和PCI總線

6.6總線InfiniBand標(biāo)準(zhǔn)

本章小結(jié)6.1

總線的概念和結(jié)構(gòu)形態(tài)

6.1.1

總線的基本概念6.1.2

總線的連接方式6.1.3

總線結(jié)構(gòu)對(duì)計(jì)算機(jī)系統(tǒng)性能的影響6.1.4

總線的內(nèi)部結(jié)構(gòu)6.1.5

總線結(jié)構(gòu)實(shí)例總線系統(tǒng)6.1.1總線的基本概念

總線是構(gòu)成計(jì)算機(jī)系統(tǒng)的互連機(jī)構(gòu)，是多個(gè)系統(tǒng)功能部件之間進(jìn)行數(shù)據(jù)傳送的公共通路。一個(gè)單處理器系統(tǒng)中的總線，大致分為三類：

(1)內(nèi)部總線：CPU內(nèi)部連接各寄存器及運(yùn)算部件之間的總線。(2)系統(tǒng)總線：CPU同計(jì)算機(jī)系統(tǒng)的其他高速功能部件，如存儲(chǔ)器、通道等互相連接的總線。(3)I/O總線：中、低速I/O設(shè)備之間互相連接的總線?？偩€系統(tǒng)1.總線的特性

物理特性：指總線的物理連接方式，包括總線的根數(shù)，總線的插頭、插座的形狀，引腳線的排列方式等。功能特性：描述總線中每一根線的功能。電氣特性：定義每一根線上信號(hào)的傳遞方向及有效電平范圍。送入CPU的信號(hào)叫輸入信號(hào)(IN)，從CPU發(fā)出的信號(hào)叫輸出信號(hào)(OUT)。

時(shí)間特性:定義了每根線在什么時(shí)間有效。規(guī)定了總線上各信號(hào)有效的時(shí)序關(guān)系，CPU才能正確無(wú)誤地使用?？偩€系統(tǒng)2.總線的標(biāo)準(zhǔn)化相同的指令系統(tǒng)，相同的功能，不同廠家生產(chǎn)的各功能部件在實(shí)現(xiàn)方法上幾乎沒(méi)有相同的，但各廠家生產(chǎn)的相同功能部件卻可以互換使用，其原因在于它們都遵守了相同的系統(tǒng)總線的要求，這就是系統(tǒng)總線的標(biāo)準(zhǔn)化問(wèn)題。總線的標(biāo)準(zhǔn)化問(wèn)題；例如：ISA,EISA,VESA,PCI等等總線帶寬：總線本身所能達(dá)到的最高傳輸速率。單位是兆字節(jié)/秒（MB/S）總線系統(tǒng)【例1】(1)某總線在一個(gè)總線周期中并行傳送4個(gè)字節(jié)的數(shù)據(jù)，假設(shè)一個(gè)總線周期等于一個(gè)總線時(shí)鐘周期，總線時(shí)鐘頻率為33MHz，則總線帶寬是多少?(2)如果一個(gè)總線周期中并行傳送64位數(shù)據(jù)，總線時(shí)鐘頻率升為66MHz，則總線帶寬是多少?

解：(1)設(shè)總線帶寬用Dr表示，總線時(shí)鐘周期用T=1/f表示，一個(gè)總線周期傳送的數(shù)據(jù)量用D表示，根據(jù)定義可得:

Dr=D/T=D×1/T=D×f=4B×33×1000000/s=132MB/s(2)64位=8B，

Dr=D×f=8B×66×1000000/s=528MB/s

總線系統(tǒng)6.1.2總線的連接方式總線系統(tǒng)通過(guò)設(shè)備適配器將種類繁多、速度各異的外圍設(shè)備連接到CPU上，使他們能夠一起正常工作。設(shè)備適配器也稱為接口。單機(jī)系統(tǒng)的總線連接方式：?jiǎn)慰偩€系統(tǒng)多總線系統(tǒng)

1.單總線結(jié)構(gòu)

在單處理器的計(jì)算機(jī)中，使用一條單一的系統(tǒng)總線來(lái)連接CPU、主存和I/O設(shè)備，叫做單總線結(jié)構(gòu)。要求連接到總線上的邏輯部件必須高速運(yùn)行，以便在某些設(shè)備需要使用總線時(shí)能迅速獲得總線控制權(quán)；當(dāng)不再使用總線時(shí)，能迅速放棄總線控制權(quán)。CPU主存設(shè)備適配器設(shè)備適配器單總線結(jié)構(gòu)系統(tǒng)總線外設(shè)與主存統(tǒng)一編址

單總線特點(diǎn)：1.結(jié)構(gòu)簡(jiǎn)單，容易擴(kuò)充2.由于若干邏輯部件共用一條總線，因此，總線為分時(shí)工作狀態(tài)，會(huì)使整機(jī)工作速度降低。多總線：在CPU、主存、I/O之間互聯(lián)采用多條總線。圖6.2多總線結(jié)構(gòu)多總線結(jié)構(gòu)體現(xiàn)了高速、中速、低速設(shè)備連接到不同的總線上同時(shí)進(jìn)行工作，以提高總線的效率和吞吐量，而且處理器結(jié)構(gòu)的變化不影響高速總線。1.CPU和cache之間采用高速的CPU總線。2.主存連在系統(tǒng)總線上。3.高速總線上可以連接高速LAN（100Mb/s局域網(wǎng)）、視頻接口、圖形接口、SCSI接口（支持本地磁盤驅(qū)動(dòng)器和其他外設(shè)）、Firewire接口（支持大容量I/O設(shè)備）。4.高速總線通過(guò)擴(kuò)充總線接口與擴(kuò)充總線相連，擴(kuò)充總線上可以連接串行方式工作的I/O設(shè)備。5.通過(guò)橋CPU總線、系統(tǒng)總線和高速總線彼此相連。橋?qū)嵸|(zhì)上是一種具有緩沖、轉(zhuǎn)換、控制功能的邏輯電路。6.1.3總線的內(nèi)部結(jié)構(gòu)總線系統(tǒng)早期總線的內(nèi)部結(jié)構(gòu)：

是處理器芯片引腳的延伸，是處理器與I/O設(shè)備適配器的通道。CPU存儲(chǔ)器模塊輸入設(shè)備接口輸出設(shè)備接口數(shù)據(jù)線地址線控制線

這種簡(jiǎn)單的總線一般由50—100條線組成，這些線按其功能可分為三類：地址線、數(shù)據(jù)線和控制線。簡(jiǎn)單總線結(jié)構(gòu)的不足之處在于：

第一

CPU是總線上的唯一主控者;

第二總線信號(hào)是CPU引腳信號(hào)的延伸，即：總線結(jié)構(gòu)緊密與CPU相關(guān)，因而通用性較差。CPU-CACHE模塊存儲(chǔ)器模塊I/O適配器總線控制器數(shù)據(jù)傳送總線（數(shù)據(jù)線、地址線、控制線）仲裁總線（BR、BG）中斷和同步總線公用線（時(shí)鐘信號(hào)、電源/地線、…）當(dāng)代流行的總線內(nèi)部結(jié)構(gòu)

它是一些標(biāo)準(zhǔn)總線，其追求的是與結(jié)構(gòu)、CPU、技術(shù)無(wú)關(guān)的開(kāi)發(fā)標(biāo)準(zhǔn)，并滿足包括多個(gè)CPU在內(nèi)的主控者環(huán)境需求。整個(gè)總線分成如下四部分：

1數(shù)據(jù)傳送總線：由地址線、數(shù)據(jù)線、控制線組成。

2仲裁總線：包括總線請(qǐng)求線和總線授權(quán)線。

3中斷和同步總線：用于處理帶優(yōu)先級(jí)的中斷操作，包括中斷請(qǐng)求線和中斷認(rèn)可線。

4公用線：包括時(shí)鐘信號(hào)線、電源線、地線、系統(tǒng)復(fù)位線以及加電或斷電的時(shí)序信號(hào)線等?？偩€結(jié)構(gòu)實(shí)例

大多數(shù)計(jì)算機(jī)采用了分層次的多總線結(jié)構(gòu)。Pentium機(jī)的總線結(jié)構(gòu)分為三層：CPU總線、PCI總線和ISA總線。

CAI演示6.2

總線接口

6.2.1

信息的傳送方式6.2.2

接口的基本概念總線系統(tǒng)6.2.1信息的傳送方式

數(shù)字計(jì)算機(jī)使用二進(jìn)制數(shù)，它們或用電位的高、低來(lái)表示，或用脈沖的有、無(wú)來(lái)表示。計(jì)算機(jī)系統(tǒng)中，傳輸信息采用三種方式：串行傳送、并行傳送和分時(shí)傳送。但是出于速度和效率上的考慮，系統(tǒng)總線上傳送的信息必須采用并行傳送方式?？偩€系統(tǒng)1.串行傳送

當(dāng)信息以串行方式傳送時(shí)，只有一條傳輸線，且采用脈沖傳送。在串行傳送時(shí)，按順序來(lái)傳送表示一個(gè)數(shù)碼的所有二進(jìn)制位(bit)的脈沖信號(hào)，每次一位?？偩€系統(tǒng)在串行傳送時(shí)，被傳送的數(shù)據(jù)需要在發(fā)送部件進(jìn)行并－串變換，這稱為拆卸；而在接收部件又需要進(jìn)行串－并變換，這稱為裝配。串行傳送的主要優(yōu)點(diǎn):只需要一條傳輸線，長(zhǎng)距離傳輸成本低廉。2.并行傳送

并行方式傳送二進(jìn)制信息時(shí)，每個(gè)數(shù)據(jù)位都需要單獨(dú)一條傳輸線。二進(jìn)制數(shù)“0”或“1”在不同的線上同時(shí)進(jìn)行傳送。并行傳送采用電位傳送。并行傳送比串行傳送快得多?？偩€系統(tǒng)3.分時(shí)傳送

分時(shí)傳送有兩種概念:

1、總線復(fù)用方式

某個(gè)傳輸線上既傳送地址信息，又傳送數(shù)據(jù)信息。為此必須劃分時(shí)間片，以便在不同的時(shí)間間隔中完成傳送地址和傳送數(shù)據(jù)的任務(wù)。

2、部件分時(shí)使用方式

由于多部件共享總線，因而各部件根據(jù)控制命令，分時(shí)使用總線來(lái)完成數(shù)據(jù)的傳送任務(wù)?？偩€系統(tǒng)6.2.2接口的基本概念

接口即I/O設(shè)備適配器，具體指CPU和主存、外圍設(shè)備之間通過(guò)總線進(jìn)行連接的邏輯部件。接口部件在它動(dòng)態(tài)連接的兩個(gè)部件之間起著“轉(zhuǎn)換器”的作用，以便實(shí)現(xiàn)彼此之間的信息傳送。為了使所有的外圍設(shè)備能夠兼容，并能在一起正確地工作，CPU規(guī)定了不同的信息傳送控制方法。一個(gè)標(biāo)準(zhǔn)接口可能連接一個(gè)設(shè)備，也可能連接多個(gè)設(shè)備?？偩€系統(tǒng)CPU、接口和外圍設(shè)備之間的連接關(guān)系一個(gè)適配器必有兩個(gè)接口：

與系統(tǒng)總線的接口，CPU和適配器的數(shù)據(jù)交換一定的是并行方式；

和外設(shè)的接口，適配器和外設(shè)的數(shù)據(jù)交換可能是并行/串行方式。根據(jù)外圍設(shè)備供求串行/并行數(shù)據(jù)的方式，適配器分為串行數(shù)據(jù)接口和并行數(shù)據(jù)接口兩大類。典型的接口通常具有如下功能：

1.控制接口靠程序的指令信息來(lái)控制外圍設(shè)備的動(dòng)作，如啟動(dòng)、關(guān)閉設(shè)備等。

2.緩沖接口在外圍設(shè)備和計(jì)算機(jī)系統(tǒng)其他部件之間用作為一個(gè)緩沖器，以補(bǔ)償各種設(shè)備在速度上的差異。

3.狀態(tài)接口監(jiān)視外圍設(shè)備的工作狀態(tài)并保存狀態(tài)信息。狀態(tài)信息包括數(shù)據(jù)“準(zhǔn)備就緒”、“忙”、“錯(cuò)誤”等等，供CPU詢問(wèn)外圍設(shè)備時(shí)進(jìn)行分析之用。總線系統(tǒng)

4.轉(zhuǎn)換接口可以完成任何要求的數(shù)據(jù)轉(zhuǎn)換，例如并－串轉(zhuǎn)換或串－并轉(zhuǎn)換，因此數(shù)據(jù)能在外圍設(shè)備和CPU之間正確地進(jìn)行傳送。

5.整理接口可以完成一些特別的功能，例如在需要時(shí)可以修改字計(jì)數(shù)器或當(dāng)前內(nèi)存地址寄存器。

6.程序中斷每當(dāng)外圍設(shè)備向CPU請(qǐng)求某種動(dòng)作時(shí)，接口即發(fā)生一個(gè)中斷請(qǐng)求信號(hào)到CPU?？偩€系統(tǒng)【例2】利用串行方式傳送字符，每秒鐘傳送的比特(bit)位數(shù)常稱為波特率。假設(shè)數(shù)據(jù)傳送速率是120個(gè)字符/秒，每一個(gè)字符格式規(guī)定包含10個(gè)bit(起始位、停止位、8個(gè)數(shù)據(jù)位)，問(wèn)傳送的波特率是多少?每個(gè)bit占用的時(shí)間是多少?【解】：波特率為：10位×120/秒=1200波特每個(gè)bit占用的時(shí)間Td是波特率的倒數(shù)：Td=1/1200=0.833×0.001s=0.833msPC機(jī)總線的發(fā)展16位PC機(jī)：?jiǎn)慰偩€結(jié)構(gòu)IBMPC機(jī)和IBMPC/XT機(jī)的IBMPC總線IBMPC/XT機(jī)的IBMAT總線，即ISA總線ISA總線:

(IndustryStandardArchitecture:工業(yè)標(biāo)準(zhǔn)體系結(jié)構(gòu)）是IBM公司為PC/AT（advancedtechnology）電腦而制定的總線標(biāo)準(zhǔn)，為16位體系結(jié)構(gòu)，只能支持16位的I/O設(shè)備，數(shù)據(jù)傳輸率大約是8MB/S。也稱為AT標(biāo)準(zhǔn)。開(kāi)始時(shí)PC機(jī)面向個(gè)人及辦公室，定義了8位的ISA總線結(jié)構(gòu)，對(duì)外公開(kāi)，成為標(biāo)準(zhǔn)（ISOISA標(biāo)準(zhǔn)）。第三方開(kāi)發(fā)出許多ISA擴(kuò)充板卡，推動(dòng)了PC機(jī)的發(fā)展。1984年推出IBM-PC/AT系統(tǒng)，ISA從8位擴(kuò)充到16位，地址線從20條擴(kuò)充到24條。早期32位PC機(jī)MCA總線MCA總線是IBM公司開(kāi)發(fā)的一種總線，應(yīng)用在PS/2微機(jī)上。這種總線與ISA總線完全不兼容，但技術(shù)上更加先進(jìn)。該總線既可以操作16位數(shù)據(jù)總線，也可以操作32位數(shù)據(jù)總線。

MCA與PC/ISA/EISA之間的主要技術(shù)區(qū)別是MCA使用的是同步總線，而PC/ISA/EISA使用的都是異步總線。EISA總線（擴(kuò)展ISA總線）ExtendedIndustryStandardArchitecture(EISA)Bus

擴(kuò)展工業(yè)標(biāo)準(zhǔn)體系結(jié)構(gòu)(EISA)總線EISA總線1989年由工業(yè)廠商聯(lián)盟設(shè)計(jì)，用于支持現(xiàn)有的ISA擴(kuò)充板，同時(shí)為以后的發(fā)展提供一個(gè)平臺(tái)。為支持ISA卡，它使用8MHz的時(shí)鐘速率，但總線提供的DMA(直接存儲(chǔ)器訪問(wèn))速度可達(dá)33Mbps。EISA總線的輸出/輸出(I/O)總線和微處理總線是分離的，因此I/O總線可保持低時(shí)鐘速率以支持ISA卡而微處理器總線則可以高速率運(yùn)行。EISA機(jī)器可以向多個(gè)用戶提供高速磁盤輸出。32位局部總線VESAVESA（videoelectronicsstandardassociation）總線是1992年由60家附件卡制造商聯(lián)合推出的一種局部總線，簡(jiǎn)稱為VL(VESAlocalbus)總線。它的推出為微機(jī)系統(tǒng)總線體系結(jié)構(gòu)的革新奠定了基礎(chǔ)。該總線系統(tǒng)考慮到CPU與主存和Cache的直接相連，通常把這部分總線稱為CPU總線或主總線，其他設(shè)備通過(guò)VL總線與CPU總線相連，所以VL總線被稱為局部總線。它定義了32位數(shù)據(jù)線，且可通過(guò)擴(kuò)展槽擴(kuò)展到64位，使用33MHz時(shí)鐘頻率，最大傳輸率達(dá)132MB/s，可與CPU同步工作。是一種高速、高效的局部總線，可支持386SX、386DX、486SX、486DX及奔騰微處理器。

當(dāng)前32位PC機(jī)：多總線結(jié)構(gòu)存儲(chǔ)總線系統(tǒng)總線：外設(shè)部件互連PCI

PCI（PeripheralComponentInterconnect）總線是一種高性能局部總線，是為了滿足外設(shè)間以及外設(shè)與主機(jī)間高速數(shù)據(jù)傳輸而提出來(lái)的。在數(shù)字圖形、圖像和語(yǔ)音處理，以及高速實(shí)時(shí)數(shù)據(jù)采集與處理等對(duì)數(shù)據(jù)傳輸率要求較高的應(yīng)用中，采用PCI總線來(lái)進(jìn)行數(shù)據(jù)傳輸，可以解決原有的標(biāo)準(zhǔn)總線數(shù)據(jù)傳輸率低帶來(lái)的瓶頸問(wèn)題。顯示總線：圖形加速接口AGPAGP（AccelerateGraphicalPort），加速圖形接口。隨著顯示芯片的發(fā)展，PCI總線日益無(wú)法滿足其需求。英特爾于1996年7月正式推出了AGP接口，它是一種顯示卡專用的局部總線。嚴(yán)格的說(shuō)，AGP不能稱為總線，它與PCI總線不同，因?yàn)樗屈c(diǎn)對(duì)點(diǎn)連接，即連接控制芯片和AGP顯示卡，但在習(xí)慣上我們依然稱其為AGP總線。工作頻率為66MHz。

AGP接口的發(fā)展經(jīng)歷了AGP1.0、AGP2.0、AGP3.0等階段，其傳輸速度也從最早的AGP1X的266MB/S的帶寬發(fā)展到了2.1GB/S。

外設(shè)接口：鍵盤接口、鼠標(biāo)接口、并行打印機(jī)接口、串行通信接口，通用串行接口USBSCSI小型計(jì)算機(jī)系統(tǒng)接口（SmallComputerSystemInterface），一種用于計(jì)算機(jī)和智能設(shè)備之間（硬盤、軟驅(qū)、光驅(qū)、打印機(jī)、掃描儀等）系統(tǒng)級(jí)接口的獨(dú)立處理器標(biāo)準(zhǔn)。SCSI是一種智能的通用接口標(biāo)準(zhǔn)。它是各種計(jì)算機(jī)與外部設(shè)備之間的接口標(biāo)準(zhǔn)。

IDE接口：

（Integrated-Drive-Electronics）是現(xiàn)在普遍使用的外部接口，主要接硬盤和光驅(qū)。采用16位數(shù)據(jù)并行傳送方式，體積小，數(shù)據(jù)傳輸快。一個(gè)IDE接口只能接兩個(gè)外部設(shè)備。

SCSI與IDE的區(qū)別

IDE更加適合普通用戶，再加上個(gè)人電腦用戶不但需要配置的外設(shè)不多，而且對(duì)速度要求也不高，因此選用IDE接口更合適些。此外，IDE還具有性能價(jià)格比高、適用面廣等特點(diǎn)。而SCSI接口盡管具有很多無(wú)與倫比的特點(diǎn)，但不論從哪個(gè)角度看，該接口及其使用該接口的外設(shè)售價(jià)過(guò)于昂貴，一般用戶實(shí)在無(wú)法承受，這也就決定了它的實(shí)際使用范圍的局限性。

IEEE1394接口InstituteofElectricalandElectronicsEngineers(IEEE)美國(guó)電氣和電子工程師協(xié)會(huì)IEEE1394，俗稱火線接口，主要用于視頻的采集，在INTEL高端主板與數(shù)碼攝像機(jī)(DV)上可見(jiàn)。

IEEE1394，別名火線（FireWire）接口，是由蘋果公司領(lǐng)導(dǎo)的開(kāi)發(fā)聯(lián)盟開(kāi)發(fā)的一種高速度傳送接口，數(shù)據(jù)傳輸率一般為800Mbps。6.3

總線的仲裁6.3.1

總線的仲裁6.3.2

總線的定時(shí)6.3.3

總線的數(shù)據(jù)傳送模式總線系統(tǒng)6.3.1總線的仲裁連接到總線上的功能模塊有主動(dòng)和被動(dòng)兩種形態(tài)。為了解決多個(gè)主設(shè)備同時(shí)競(jìng)爭(zhēng)總線控制權(quán)，必須具有總線仲裁部件，以某種方式選擇其中一個(gè)主設(shè)備作為總線的下一次主方。對(duì)多個(gè)主設(shè)備提出的占用總線請(qǐng)求，一般采用優(yōu)先級(jí)（I/O模塊的總線請(qǐng)求）或公平策略(多處理器系統(tǒng)中的CPU模塊的中斷請(qǐng)求)進(jìn)行仲裁。主方持續(xù)控制總線的時(shí)間為總線占用期按照總線仲裁電路的位置不同，仲裁方式分為集中式仲裁和分布式仲裁兩類。總線系統(tǒng)1.集中式仲裁集中式仲裁中每個(gè)功能模塊有兩條線連到中央仲裁器：一條是送往仲裁器的總線請(qǐng)求信號(hào)線BR；

一條是仲裁器送出的總線授權(quán)信號(hào)線BG。集中式仲裁三種方式鏈?zhǔn)讲樵兎绞接?jì)數(shù)器定時(shí)查詢方式獨(dú)立請(qǐng)求方式總線系統(tǒng)集中仲裁：鏈?zhǔn)讲樵兎绞娇偩€控制部件I/O接口0…BSBRI/O接口1I/O接口n…BG數(shù)據(jù)線地址線BS

-總線忙BR-總線請(qǐng)求BG-總線同意I/O接口1(1)鏈?zhǔn)讲樵兎绞娇偩€系統(tǒng)優(yōu)點(diǎn)：只用很少幾根線就能按一定優(yōu)先次序?qū)崿F(xiàn)總線仲裁;判優(yōu)方法簡(jiǎn)單;擴(kuò)充設(shè)備容易.缺點(diǎn)：對(duì)詢問(wèn)鏈的電路故障很敏感;

查詢鏈的優(yōu)先級(jí)是固定的，如果優(yōu)先級(jí)高的設(shè)備出現(xiàn)頻繁的請(qǐng)求時(shí)，優(yōu)先級(jí)較低的設(shè)備可能長(zhǎng)期不能使用總線

0BS

-總線忙BR-總線請(qǐng)求總線控制部件數(shù)據(jù)線地址線I/O接口0…BSBRI/O接口1I/O接口n設(shè)備地址集中仲裁：計(jì)數(shù)器定時(shí)查詢方式I/O接口1計(jì)數(shù)器設(shè)備地址

1(2)計(jì)數(shù)器定時(shí)查詢方式總線系統(tǒng)

計(jì)數(shù)器查詢方式的特點(diǎn)：

1.每次計(jì)數(shù)可以從“0”開(kāi)始，也可以從上次的中止點(diǎn)開(kāi)始。如果從“0”開(kāi)始，各設(shè)備的優(yōu)先次序與鏈?zhǔn)讲樵兎ㄏ嗤?，?yōu)先級(jí)的順序是固定的。如果從中止點(diǎn)開(kāi)始，則每個(gè)設(shè)備使用總線的優(yōu)先級(jí)相等。

2.計(jì)數(shù)器的初值也可用程序來(lái)設(shè)置，可以方便改變優(yōu)先次序。這種靈活性以增加線數(shù)為代價(jià)(如：增加為3根線，可管理23=8個(gè)設(shè)備；增加為4根線，則可管理24=16個(gè)設(shè)備等)。排隊(duì)器排隊(duì)器集中仲裁：獨(dú)立請(qǐng)求方式總線控制部件數(shù)據(jù)線地址線I/O接口0I/O接口1I/O接口n…BR0BG0BR1BG1BRnBGnBG-總線同意BR-總線請(qǐng)求(3)獨(dú)立請(qǐng)求方式

獨(dú)立請(qǐng)求方式的特點(diǎn)：

1.響應(yīng)時(shí)間快，確定優(yōu)先響應(yīng)的設(shè)備所花費(fèi)的時(shí)間少。

2.既可以預(yù)先固定，也可以通過(guò)程序來(lái)方便地改變優(yōu)先次序，對(duì)優(yōu)先次序的控制相當(dāng)靈活；

3.可以用屏蔽(禁止)某個(gè)請(qǐng)求的辦法，封鎖來(lái)自無(wú)效設(shè)備的請(qǐng)求。（對(duì)設(shè)備的請(qǐng)求進(jìn)行干預(yù)和管理）

4.這種方式需增加的線數(shù)較多（N個(gè)設(shè)備，需要2N根線），仲裁器的結(jié)構(gòu)相應(yīng)也要復(fù)雜一些?？偩€系統(tǒng)2.分布式仲裁

分布式仲裁不需要中央仲裁器，每個(gè)潛在的主方功能模塊都有自己的仲裁號(hào)和仲裁器。

共享的仲裁總線上總是保留著當(dāng)前占用總線模塊的仲裁號(hào)，當(dāng)其它模塊有總線請(qǐng)求時(shí)，各仲裁器將從仲裁總線上得到的號(hào)與自己的號(hào)進(jìn)行比較。如果仲裁總線上的號(hào)大，則它的總線請(qǐng)求不予響應(yīng)，并撤消它的仲裁號(hào)。最后，獲勝者的仲裁號(hào)保留在仲裁總線上。顯然，分布式仲裁是以優(yōu)先級(jí)仲裁策略為基礎(chǔ)?？偩€系統(tǒng)中央處理器設(shè)備接口0設(shè)備接口1設(shè)備接口N3126.4.1總線的定時(shí)（時(shí)序協(xié)議）總線的一次信息傳送過(guò)程，大致可分為如下五個(gè)階段：請(qǐng)求總線、總線仲裁、尋址、信息傳送、狀態(tài)返回。定時(shí)：事件出現(xiàn)在總線上的時(shí)序關(guān)系。同步定時(shí)（時(shí)序）在同步定時(shí)協(xié)議中，事件出現(xiàn)在總線上的時(shí)刻由總線時(shí)鐘信號(hào)來(lái)確定。由于采用了公共時(shí)鐘，每個(gè)功能模塊什么時(shí)候發(fā)送或接收信息都由統(tǒng)一時(shí)鐘規(guī)定，因此，同步定時(shí)具有較高的傳輸頻率。同步定時(shí)適用于總線長(zhǎng)度較短、各功能模塊存取時(shí)間比較接近的情況。微處理器控制的總線時(shí)序采用同步時(shí)序異步定時(shí)（時(shí)序）在異步定時(shí)協(xié)議中，后一事件出現(xiàn)在總線上的時(shí)刻取決于前一事件的出現(xiàn)，即建立在應(yīng)答式或互鎖機(jī)制基礎(chǔ)上。在這種系統(tǒng)中，不需要統(tǒng)一的共公時(shí)鐘信號(hào)?？偩€周期的長(zhǎng)度是可變的。

同步式數(shù)據(jù)輸入T1總線傳輸周期T2T3T4

時(shí)鐘

地址

讀命令數(shù)據(jù)同步式數(shù)據(jù)輸出T1總線傳輸周期T2T3T4

時(shí)鐘

地址

寫命令數(shù)據(jù)6.5HOST總線、PCI總線在典型的多總線結(jié)構(gòu)中包含三種總線：HOST總線、PCI總線、LAGACY總線。HOST總線：該總線有CPU總線、系統(tǒng)總線、主存總線、前端總線等多種名稱，各自反映了總線功能的一個(gè)方面。這里稱“宿主”總線，也許更全面，因?yàn)镠OST總線不僅連接主存，還可以連接多個(gè)CPU。HOST總線是連接“北橋”芯片與CPU之間的信息通路，它是一個(gè)64位數(shù)據(jù)線和32位地址線的同步總線。32位的地址線可支持處理器4GB的存儲(chǔ)尋址空間?？偩€上還接有L2級(jí)cache，主存與cache控制器芯片。后者用來(lái)管理CPU對(duì)主存和cache的存取操作。CPU擁有HOST總線的控制權(quán)，但在必要情況下可放棄總線控制權(quán)。PCI總線：連接各種高速的PCI設(shè)備。PCI是一個(gè)與處理器無(wú)關(guān)的高速外圍總線，又是至關(guān)重要的層間總線。它采用同步時(shí)序協(xié)議和集中式仲裁策略，并具有自動(dòng)配置能力。PCI設(shè)備可以是主設(shè)備，也可以是從設(shè)備，或兼而有之。在PCI設(shè)備中不存在DMA（直接存儲(chǔ)器傳送）的概念，這是因?yàn)镻CI總線支持無(wú)限的猝發(fā)式傳送。這樣，傳統(tǒng)總線上用DMA方式工作的設(shè)備移植到PCI總線上時(shí)，采用主設(shè)備工作方式即可。系統(tǒng)中允許有多條PCI總線，它們可以使用HOST橋與HOST總線相連，也可使用PCI/PCI橋與已和HOST總線相連的PCI總線相連，從而得以擴(kuò)充PCI總線負(fù)載能力。3、LAGACY總線：可以是ISA，EISA，MCA等這類性能較低的傳統(tǒng)總線，以便充分利用市場(chǎng)上豐富的適配器卡，支持中、低速I/O設(shè)備。在PCI總線體系結(jié)構(gòu)中有三種橋。其中HOST橋又是PCI總線控制器，含有中央仲裁器。橋起著重要的作用，它連接兩條總線，使彼此間相互通信。橋又是一個(gè)總線轉(zhuǎn)換部件，可以把一條總線的地址空間映射到另一條總